KR0161116B1 - 반도체 장치의 금속층 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 19
- 239000002184 metal Substances 0.000 title claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 title claims description 4
- 230000008018 melting Effects 0.000 claims abstract description 33
- 238000002844 melting Methods 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 25
- 150000002500 ions Chemical class 0.000 claims abstract description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 12
- 229910052802 copper Inorganic materials 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 9
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 8
- 229910052763 palladium Inorganic materials 0.000 claims abstract description 8
- 229910052718 tin Inorganic materials 0.000 claims abstract description 8
- 229910052720 vanadium Inorganic materials 0.000 claims abstract description 8
- 238000004544 sputter deposition Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 11
- 229910052782 aluminium Inorganic materials 0.000 abstract description 18
- 239000010408 film Substances 0.000 description 67
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 229910045601 alloy Inorganic materials 0.000 description 13
- 239000000956 alloy Substances 0.000 description 13
- 230000008021 deposition Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- TUTOKIOKAWTABR-UHFFFAOYSA-N dimethylalumane Chemical compound C[AlH]C TUTOKIOKAWTABR-UHFFFAOYSA-N 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- ZMZGFLUUZLELNE-UHFFFAOYSA-N 2,3,5-triiodobenzoic acid Chemical compound OC(=O)C1=CC(I)=CC(I)=C1I ZMZGFLUUZLELNE-UHFFFAOYSA-N 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- VSCWAEJMTAWNJL-UHFFFAOYSA-K aluminium trichloride Chemical compound Cl[Al](Cl)Cl VSCWAEJMTAWNJL-UHFFFAOYSA-K 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000010587 phase diagram Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018140 Al-Sn Inorganic materials 0.000 description 1
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910018564 Al—Sn Inorganic materials 0.000 description 1
- 229920000297 Rayon Polymers 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- JDFUJAMTCCQARF-UHFFFAOYSA-N tatb Chemical compound NC1=C([N+]([O-])=O)C(N)=C([N+]([O-])=O)C(N)=C1[N+]([O-])=O JDFUJAMTCCQARF-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- MCULRUJILOGHCJ-UHFFFAOYSA-N triisobutylaluminium Chemical compound CC(C)C[Al](CC(C)C)CC(C)C MCULRUJILOGHCJ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
본 발명은 반도체 장치의 금속층 형성방법으로서, 반도체기판에 불순물이 도핑된 전도성영역을 형성하고 상기 반도체기판 상에 상기 전도성영역을 노출시키는 콘택홀을 갖는 절연막을 형성하는 공정과, 상기 절연막 상에 상기 콘택홀을 통해 전도성영역과 접촉하는 제1 전도성막을 형성하는 공정과, 상기 제1전도성막 상에 상기 제1전도성막 보다 저융점을 갖는 제2전도성막을 형성하는 공정과, 상기 제2전도성막만을 용융시켜 표면을 평탄화하는 공정을 포함한다.
제1전도성막은 화학기상증착법으로 형성하고, 제2전도성막은 제1전도성막에 불순물이온을 주입하여 형성하거나, 제1전도성막위에 제2전도성막을 화학기상증착방법으로 형성하면 된다.
또 제1전도성막은 Al또는 Al합금을 이용하고, 불순물로서는 Si, Cu, Ga, Ge, Pd, Sn, V, 등을 이용하면되며, 제2전도성막이 제1전도성막보다 10℃ 이상 낮은 융점을 갖도록 한다.
Description
제1도는 본 발명을 설명하기 위한 알미늄합금의 상태도(phase diagram)이고,
제2도 a,b,c는 본 발명의 금속층 형성방법의 일 실시예를 설명하기위한 공정 단계별 콘택부위의 일부 단면도이고,
제3도 a,b,c,는 본 발명의 금속층 형성방법의 다른 실시예를 설명하기위한 공정 단계별 콘택부위의 일부 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,11 : Si기판 7,17 : 콘택홀
8,18 : 제1도전성막 X : 합금원소
9,9',19,19' : 보이드 5,15 : 전도성 영역
12,12',22,22' : 제2도전성막 6,16 : 산화막
본 발명은 반도체 장치의 금속층 형성에 관한것으로, 특히 고집적화에 따른 배선의 미세화에 대응할 수 있도록 한 것이다.
반도체 집적회로는 칩내에 형성된 다수의 회로 요소들을 전기적으로 연결하기위하여 도전재료로된 전기배선을 필요로한다.
이러한 반도체 집적회로의 배선재료로서 알루미늄(ALUMINUM :Al)이 많이 이용된다.
알루미늄은 저저항, 저가격, 공정의 용이성등의 특성을 가지므로 배선 재료로 가장 널리 쓰이고 있는 도전성 물질이며, Si이나 Cu등의 불순물을 약 10 WT%(무게백분율) 이하로 포함시킨 알루미늄합금을 스퍼터링(SPUTTERING)방식으로 증착하여 배선을 위한 도전층을 형성하는 방법이 널리 이용되고 있다.
그런데 반도체의 고집적화와 고밀도 경향이 진행됨에 따라 배선의 기저층(UNDERLAYER)의 단차가 증가하고, 콘택(CONTACT)에서의 종횡비(ASPECT RATIO)가 증가함에 따라 스퍼터링방식의 특성상 스퍼터링된 Al원자의 입사각도가 감소하므로 Al 증착막의 단차피복성(STEPCOVERAGE)이 악화되어 배선저항이 증가하고 일렉트로마이그레이션(ELECTROMIGRATION) 경향이 증가하는 등 배선 신뢰성에 악영향을 미치게 된다.
이러한 가운에 Al 합금막의 증착 특성, 특히, 단차피복성을 개선하는 방법으로서 레이서(LASER)를 이용하여 Al 합금을 용융시키는 방법, 웨이퍼(WAFER)를 가열하면서 증착하는 방법, 스퍼터링된 Al 원자의 직진성 및 방향성(DIRECTIONALITY)를 확보하기 위한 콜리메이터(COLLIMATOR)를 이용한 스퍼터링과 고온 스퍼터링의 2단계로 평탄화하는 방법등이 기존의 스퍼터링방식을 개선하기위하여 연구되고 있으며, 스퍼터링 방식 이외에도 증착막의 균일성(CONFORMALITY)이 우수한 저압화학기상증착법을 적용하여 콘택 홀(CONTACT HOLE)과 단차상에서의 피복성을 개선시키는 연구가 활발하다.
특히 CVD법은 콘택홀의 충진과 형성되는 배선의 균일성을 동시에 만족시키고, 선택적 증착(SELECTIVE DEPOSITION)이 가능하므로 향후 집적회로의 배선형성방식으로 주목되고 있는 방법이다.
Al CVD 방법의 한 예가 미국특허 제 5,179,042 호(1993.1.12 자 공고)에 공개되어 있다.
그러나 이러한 종래의 CVD방법으로 도전층(알루미늄층)을 형성하면, 역시 CVD 알루미늄막은 군도성장특성(다수의 섬 모양으로 성장하는 성질)을 나타내며 스퍼터링방식 보다 고온에서 증착되므로 표면이 거칠어져 배선이 미세화되면 입자사이의 접촉면적이 감소하여 전기적 저항이 증가될 뿐만 아니라 스트레스 마이그레이션(stress migration)이나 일렉트로마이그레이션(electro migration) 등이 발생되어 신뢰성이 저하되며, 또한, 콘택홀 내에 있어서도 중심부 근처에 공극(VOID)이 발생할 수지가 크다.
실제로 냉벽형(COLD WALL TYPE)의 LPCVD장치를 이용하여 Al 소스로서 TIBA[(C4H9)3Al] 가스의 열분해(PYROLYSIS)를 이용하여 Si 기판위에 성장시킨 Al 박막의 단면을 SEM (SCANING ELECTRON MICROSCOPE) 사진으로서 관찰하면 표면 거칠기(ROUGHNESS)가 증착 두께의 거의 절반이상이 되는 것을 알수있다.
CVD 방법으로 형성한 알루미늄 층을 종래의 방법대로 리플로우 시키면, 알루미늄층의 두께가 하부층의 단차에 따라 변화되고, 배선으로 패턴닝하게되면 역시 단선, 일렉트로마이그레이션, 또는 스트레스마이그레이션, 등의 현상을 초래하여 신뢰성이 저하하게된다.
따라서, 본 발명의 목적은 CVD Al막과 같은 도전층의 표면을 평탄화하여 미세한 패터닝에 대하여도 저항 특성과 신뢰성을 개선할 수 있으며, 리플로우(REFLOW)공정에서도 이 도전층의 전체 두께가 크게 변화되지 않은 채로 평탄화되게하여 균일성과 재현성을 개선할 수 있는 반도체 장치의 금속층 형성방법을 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 금속층 형성방법은 반도체기판에 불순물이 도핑된 전도성영역을 형성하고 상기 반도체기판 상에 상기 전도성영역을 노출시키는 콘택홀을 갖는 절연막을 형성하는 공정과, 상기 절연막상에 상기 콘택홀을 통해 전도성영역과 접촉하는 제1 전도성막을 형성하는 공정과, 상기 제1전도성막 상에 상기 제1전도성막 보다 저융점을 갖는 제2전도성막을 형성하는 공정과, 상기 제2전도성막 만을 용융시켜 표면을 평탄화하는 공정을 포함한다.
제1전도성막은 화학기상증착법으로 형성하고, 제2전도성막은 제1전도성막에 불순물이온을 주입하여 형성하거나, 제1전도성막위에 제2전도성막을 화학기상증착방법으로 형성하면 된다.
제1전도성막은 Al 또는 Al합금을 이용하고, 불순물로서는 Si나Cu를 이용하면되며, 제2전도성막이 제1전도성막보다 10℃ 이상 낮은 융점을 갖도록한다.
또, 제1도전성막으로서의 알미늄합금으로는 Al-Cu, AL-Ga, AL-Ge,Al-Pd, Al-Si, Al-Sn, Al-V 등의 합금을 사용하면 좋다.
Al 또는 Al 합금막을 미세한 패터닝에 적용할 수 있도록 표면형상을 개선하는 방법으로써 CVD 도전막 상부에 저융점층(LOW MELTING POINT-LAYER)를 형성하고 열처리하여 저융점층이 용융되어 표면을 평탄화하도록 하는 방법이다.
Al의 화학기상증착을 위한 소오스 개스(source gas)로서는 TIBA(triisobutyl aluminum), DMAH(dimethyl aluminum hydride), TMAA(trimethyl aminealane), DMEAA(dimethyethyl aminealane) 또는 AlCl3등을 사용할 수 있으며, 저융점층을 형성하기 위하여는 CVD Al막 위에 스퍼터링 방법으로 Al에 Si, Cu, Ga, Ge, Pd, Sn, V, 등의 불순물이 함유된 Al 합금막을 증착하거나, 또는 이러한 불순물 이온을 CVD Al막 표면에 이온 주입하여 형성하면 된다. 이때 저융점 Al합금층은 CVD Al 기저막 보다 융점이 낮도록 한다.
이후 웨이퍼의 온도를 저융점 Al합금층이 용융되는 온도로 가열하면 이 합금층이 용융되어 Al기저막의 표면을 평탄화시키고 콘택홀의 기공을 매립할수 있게된다.
이 열처리 도중에 CVD Al기저막은 고체상태를 유지하므로 저융점 Al 합금층과 인접한 기저막의 표면만 평탄화될 뿐 CVD Al기저막 자체의 두께 변화는 일어나지 않으므로 일반적인 Al리플로우(REFLOW) 열처리등에서와 같은 Al 배선막 전체 두께의 변화는 일어나지 않는다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명의 원리를 설명하기위한 Al의 합금비율과 온도에 따른 상태도(PHASE DIAGRAM)로서, 알루미늄과 어떤 물질 X 의 합금의 상태를 보면, 함금비율 A 가 합금비율 B보다 큰 AB 인경우에, 함금비율 A의 비율을 가진 Al 합금의 액상온도가 합금비율 B의 비율을 가진 Al합금의 액상온도보다 낮다.
즉 AB 의 경우 합금비율 A의 합금이 액화하는 온도 TA 가 합금비율 B의 합금이 액화하는 온도TB 보다 낮다.
즉 액상으로 변하는 온도가 TATB 로 된다.
Al+AX와 Al+BX의 비율을 갖는 Al합금을 온도 TO에서 열처리하면 Al+BX의 비율을 갖는 Al합금은 고체상태를 유지하는 반면에 Al+AX의 비율을 갖는 Al합금은 액체상태로 용융되는 것을 알 수 있다.
여기서 알미늄과 합금이 잘되는 원소로서는 Si, Cu, Ga, Ge, Pd, Sn, V, 등을 들 수 있다.
즉 이 원리를 본 발명의 경우에 적용하면 CVD Al기저막보다 불순물 농도를 크게 한 상부층이 소정의 열처리 온도에서 먼저 용융되고 비스코스플로우(VISCOUS FLOW 점착성액체로서의 유동)가 일어나므로 표면이 평탄화되게 된다.
제2도는 본 발명의 실시예로서 기초도전막의 표면에 Si, Cu, Ga, Ge, Pd, Sn, V, 등의 불순물이온을 이온주입하여 저융점층을 형성하는 방법을 설명하기위한 일부 단면도이다.
먼저, 제2도a에 보인 바와 같이, Si 기판(1)에 불순물이 도핑(DOPING)된 전도성 영역(5)을 형성하고, 그 위에 산화막을 증착하여 절연막(6)을 형성한다.
그리고, 절연막(6)을 사진식각공정으로 에치하여 전도성영역(5)을 노출시키는 콘택홀을 형성하고, 이 절연막(6) 상에 콘택홀을 통해 전도성영역(5)과 접촉하도록 알루미늄 또는 알루미늄 합금을 화학기상증착 방법으로 증착하여 제1도전성막(8)을 형성한다.
상기에서 콘택홀 내에서 제1도전성막(8)과 전도성영역(5)이 접촉되어 콘택(7)이 형성된다.
이 때, 제1도전성막(8) 내에 보이드(9)가 형성될 수도 있다.
상기에서 기저막으로 사용되는 제1도전성막(8)을 알루미늄층으로 형성하는 경우, Al 소오스로서 DMAH등과 같은 금속유기체소오스(METAL-ORTANIC SOURCE)나 AlCl3 와 같은 무기체소오스(INORGANIC SOURCE)를 적용하여 LPCVD법으로 250-450℃의 온도에서 약 6000Å의 두께로 형성한다.
이렇게 한후, 제2도b에 보인 바와 같이, 기저막(8) 표면에 Si 또는 Cu 등의 불순물이온을 10-100 KeV 정도의 가속전압으로 1012-1015Atom/㎝의 도우즈로 주입한다.
이 때, 기저막(8) 표면의 불순물이온이 주입된 부분은 저융점 특성을 갖는 제2도전성막(12)이 된다.
상기에서 제2도전성막(12)을 형성하기 위해 기저막(8)의 표면에 주입하는 불순물이온의 도우즈량은 상기 저융점층(12)이 기저막(8) 보다 약 10℃ 이상 낮은 융점을 갖는 조성이 되도록 설정하여 적용한다.
상기에서 불순물의 종류에 따라 불순물이온의 주입량이 다르게 되는데, Al에 Si, Cu, Ga, Ge, Pd, Sn, V, 등의 불순물이 함유될때의 상태도가 Smithells Metal Reference Book(Sixth Edition)에 공개되어 있는데 이 상태도를 참조하여 용융온도 약 10℃ 이상 차이가 날 정도로 불순물이온을 주입하면된다.
또한 불순물이온 주입시의 가속전압은 저융점층(12)이 기저막(8)의 두께 이내에 형성될 수 있도록 설정하여 적용한다. 가속전압도 불술물이온의 질량에 따라 적정하게 조절할 수 있다.
다음단계로 제2도c에 보인 바와 같이, 400-600℃의 불활성가스(INERT GAS) 분위기에서 열처리하여, 주입된 불순물 이온이 호라성화되고 저융점층(12)이 합금막으로 되면서 용융되어 평탄화되도록 한다.
이 때는 저융점층(12)의 표면이 평탄화될 뿐 아니라 기저막(8) 내의 보이드(VOID)(9)가 있는 경우에도 Al입자사이의 계면과 표면을 따라 불순물원소가 침투되므로 용융이 일어나 보이드(9)의 크기가 감소하게 된다.
제3도는 본 발명의 또 다른 실시예로서 기존의 스퍼터링법으로 저융점층을 형성하고 열처리하는 방법이다.
이 실시예에서 제 1단계는 먼저번 실시예와 같은데, 즉 제3도a에 보인 바와 같이, Si 기판(11)에 불수물이 도핑된 전도성영역(15)을 형성하고, 이 전도성영역(16)상에 산화막을 증착하여 절연막(16)을 형성한다.
그리고, 절연막(16)에 전도성영역(15)에 노출시키는 콘택홀을 형성하고, 이 절연막(16) 상에 콘택홀을 통해 전도성영역(15)과 접촉하도록 알루미늄 또는 알루미늄 합금을 증착하여 제1도전성막(18)을 형성한다. 상기에서 콘택홀 내에서 제1도전성막(18)과 전도성영역(15)이 접촉되어 콘택(17)이 형성된다. 이 때, 제1도전성막(18) 내에 보이드(19)가 형성될 수도 있다.
상기에서 기저막으로 사용되는 제1도전성막(18)을 알루미늄층으로 형성하는 경우, Al 소오스로서 DMAH등과 같은 금속유기체소오스(METALORGANIC SOURCE)나 AlCl3와 같은 무기체소오스(INORGANIC SOURCE)를 적용하여 저압화학기상증착(LPCVD) 방법으로 250-450℃의 온도에서 약 6000Å의 두께로 형성한다.
다음에, 제3도b에 보인 바와 같이, 기저막(18) 표면에 Si나 Cu가 함유된 Al합금을 타겟(TARGET)으로 하여 일반적인 스퍼터링방법으로 100-300℃의 온도에서 약 2000Å 정도의 두께로 증착하여 저융점 특성을 갖는 제2도전성막(22)을 형성한다.
이 때 제2도전성막(22)을 형성하기 위한 Al합금 타겟의 조성은 저융점층(22)이 기저막(18) 보다 약 10℃ 이상 낮은 융점을 갖는 조성이 되도록 설정하여 적용한다.
이 실시예에서도 Al 합금에 사용되는 불순물로는 Si, Cu, Ga, Ge, Pd, Sn, V 등을 이용하면 된다.
이렇게 한후 제3도c에 보인 바와 같이, 400-600℃의 불활성분위기에서 열처리하여 저융점층(22)이 용융되어 평탄화 되도록 한다.
이 때도 기저막(18)의 표면이 평탄화 될 뿐 아니라 기저막(18)에 형성된 보이드(19)는 불순물원소가 Al입자 사이의 계면과 표면을 따라 침투되므로 쉽게 용융되므로 크기가 감소된다.
본 발명은 종래의 CVD Al막의 표면을 평타화하여 미세한 패터닝에 대하여 저항, 신뢰성 측면의 특성을 개선 할 수 있으며, 종래의 Al 리플로우에서와 같이 Al 배선막 전체 두께가 크게 변화하지 않은 채로 평탄화 시킬 수 있으므로 균일성, 재현성이 개선된다.
이상 설명은 제1도전성막으로 알루미늄막을 형성하는 경우를 예로 들어 설명하였지만, Al막의 표면평탄화 뿐아니라, Cu CVD 막이나 기타 전도성 재질의 막의 표면 평탄화에도 적용할 수 있다.
Claims (10)
- 반도체장치의 금속층 형성방법에 있어서, 반도체기판에 불순물이 도핑된 전도성영역을 형성하고 상기 반도체기판 상에 상기 전도성영역을 노출시키는 콘택홀을 갖는 절연막을 형성하는 공정과, 상기 절연막 상에 상기 콘택홀을 통해 전도성영역과 접촉하는 제1 전도성막을 형성하는 공정과, 상기 제1전도성막 상에 상기 제1전도성막 보다 저융점을 갖는 제2전도성막을 형성하는 공정과, 상기 제2전도성막 만을 용융시켜 표면을 평탄화하는 공정을 포함하여 이루어지는 반도체 장치의 금속층 형성방법.
- 제1항에 있어서, 상기 제1전도성막을 화학기상증착법으로 형성하는 것이 특징인 반도체 장치의 금속층 형성방법.
- 제1항에 있어서, 상기 제1전도성막을 Al 또는 Al합금으로 형성하는 것이 특징인 반도체 장치의 금속층 형성방법.
- 제1항에 있어서, 상기 제2전도성막을 상기 제1전도성막에 불순물이온을 주입하여 형성하는 것이 특징인 반도체 장치의 금속층 형성방법.
- 제4항에 있어서, 상기 불순물이온으로서는 Si, Cu, Ga, Ge, Pd, Sn, V, 등에서 하나이상 선택하여 사용하는 것이 특징인 반도체 장치의 금속층 형성방법.
- 제4항에 있어서, 상기 불순물이온을 상기 저융점의 제 2 도전성막이 상기 제 1 도전성막 보다 10℃ 이상 낮은 융점을 갖도록 도우즈량을 조절하는 것이 특징인 반도체 장치의 금속층 형성방법.
- 제1항에 있어서, 상기 제2전도성막을 상기 제1전도성막 위에 화학기상증착방법 또는 스퍼터링 방법으로 증착하여 형성하는 것이 특징인 반도체 장치의 금속층 형성방법.
- 제7항에 있어서, 상기 제1전도성막을 Al 또는 Al합금으로 형성하고, 상기 제2전도성막을 상기 제1전도성막 보다 불순물이 많이 포함된 Al 합금을 증착하여 형성하는 것이 특징인 반도체 장치의 금속층 형성방법.
- 제8항에 있어서, 상기 불순물로서는 Si, Cu, Ga, Ge, Pd, Sn, V, 등을 하나이상 선택하여 사용하는 것이 특징인 반도체 장치의 금속층 형성방법.
- 제8항에 있어서, 상기 불순물을 상기 저융점의 제 2 도전성막이 상기 제 1 도전성막 보다 10℃ 이상 낮은 융점을 갖도록 농도를 조절하는 것이 특징인 반도체 장치의 금속층 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000133A KR0161116B1 (ko) | 1995-01-06 | 1995-01-06 | 반도체 장치의 금속층 형성방법 |
| JP07231356A JP3113800B2 (ja) | 1995-01-06 | 1995-09-08 | 半導体装置の配線形成方法 |
| US08/583,320 US5880023A (en) | 1995-01-06 | 1996-01-05 | Process for formation of wiring layer in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000133A KR0161116B1 (ko) | 1995-01-06 | 1995-01-06 | 반도체 장치의 금속층 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960030328A KR960030328A (ko) | 1996-08-17 |
| KR0161116B1 true KR0161116B1 (ko) | 1999-02-01 |
Family
ID=19406428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950000133A KR0161116B1 (ko) | 1995-01-06 | 1995-01-06 | 반도체 장치의 금속층 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5880023A (ko) |
| JP (1) | JP3113800B2 (ko) |
| KR (1) | KR0161116B1 (ko) |
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- 1995-09-08 JP JP07231356A patent/JP3113800B2/ja not_active Expired - Fee Related
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| JP3113800B2 (ja) | 2000-12-04 |
| JPH08204013A (ja) | 1996-08-09 |
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| KR960030328A (ko) | 1996-08-17 |
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|---|---|---|---|
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