JP2005340424A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】信頼性に優れる容量素子を備える半導体装置を安定的に提供する。
【解決手段】半導体基板２２０と、半導体基板２２０の上部に設けられている下部電極２０２と、下部電極２０２の上部に設けられている容量膜２０３と、容量膜２０３の上部に設けられており、凹凸を備える上面を有する上部電極２０４と、上部電極２０４の上部に設けられており、上部電極２０４の上面よりも平坦な上面を有し、上部電極２０４よりも低い融点を有する導電膜２１２と、を備える半導体装置２００を提供する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

強誘電体メモリとは、強誘電体をキャパシタに利用したメモリ（以下、適宜ＦｅＲＡＭと記述する）であり、強誘電体の分極反転を記憶保持機能に利用している。ＦｅＲＡＭに用いられる強誘電体の材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃やＰｂＴｉＯ₃、ＢａＴｉＯ₃などが挙げられる。このような強誘電体薄膜の製造方法としては、真空蒸着法、スパッタ法、ゾルゲル法、有機金属化学気相成長法（ＭＯＣＶＤ法）等が検討されている。

このとき、強誘電体薄膜の上面に凹凸があると、強誘電体薄膜に電界を印加するために、強誘電体薄膜の上面に上部電極およびバリア膜などを形成する際、上部電極およびバリア膜の上面も凹凸となる場合がある。

一方、従来の強誘電体薄膜の上面の平坦化方法としては、特許文献１に記載されたものがある。同文献には、強誘電体成膜後（上部電極形成前に）、強誘電体薄膜の上面をエキシマレーザで照射して急熱、急冷することにより平坦化する技術が記載されている。

また、従来の強誘電体薄膜の上面の平坦化方法としては、特許文献２に記載されたものもある。同文献には、エッチングで強誘電体薄膜の上面の凹凸を平坦化する方法が記載されている。
特開２００２−３３４９７０号公報 特開平７−０３８００３号公報

しかしながら、上記文献に記載の従来技術は、以下の点で改善の余地を有していた。

第一に、強誘電体薄膜の上面の凹凸を平坦化する方法として、特許文献１には、強誘電体薄膜の上面をエキシマレーザで照射して急熱、急冷することにより、強誘電体薄膜の上面を平坦化することができる旨記載されている。しかし、特許文献１に記載の方法では、エキシマレーザ照射の為の新たな専用装置を用いる必要性が高まり、工程数も増加するため、製造安定性の面で改善の余地がある。また、この方法では、強誘電体薄膜の上面がエキシマレーザに曝される。このため、強誘電体薄膜の上面にダメージ層ができるので、強誘電体薄膜の電気特性の面でも改善の余地がある。

第二に、強誘電体薄膜表面の凹凸を平坦化する方法として、特許文献２には、エッチングで強誘電体薄膜の上面の凹凸を平坦化することができる旨記載されている。しかし、特許文献２に記載の方法では、強誘電体薄膜の上面がドライエッチング装置により発生するプラズマに曝される。このため、強誘電体薄膜の上面にダメージ層ができて、強誘電体薄膜の電気特性が低下する場合がある。また、この方法では、工程数の増加により製造安定性も低下するおそれがある。

本発明は上記事情に鑑みてなされたものであり、その目的とするところは、信頼性に優れる容量素子を備える半導体装置を安定的に提供することにある。

本発明によれば、半導体基板と、半導体基板の上部に設けられている下部電極と、下部電極の上部に設けられている容量膜と、容量膜の上部に設けられており、凹凸を備える上面を有する上部電極と、上部電極の上部に設けられており、上部電極の上面よりも平坦な上面を有し、上部電極よりも低い融点を有する導電膜と、を備える半導体装置が提供される。

この構成によれば、上部電極の上面よりも平坦な上面を有する導電膜を備える構成であるため、導電膜およびその上部に形成される部材などの電気特性および寸法のばらつきが低減し、信頼性に優れる容量素子を備える半導体装置が安定的に提供される。

また、本発明によれば、半導体基板の上部に、下部電極を形成する工程と、下部電極の上部に、容量膜を形成する工程と、容量膜の上部に、凹凸を備える上面を有する上部電極を形成する工程と、上部電極の上部に、凹凸を備える上面を有し、上部電極よりも低い融点を有する導電膜を形成する工程と、導電膜の上面を熱処理し、導電膜の上面を、上部電極の上面よりも平坦化する工程と、を含む半導体装置の製造方法が提供される。

この方法によれば、導電膜の上面を熱処理し、導電膜の上面を、上部電極の上面よりも平坦化する工程を有するため、導電膜およびその上部に形成される部材などの電気特性および寸法のばらつきが低減し、信頼性に優れる容量素子を備える半導体装置が安定的に提供される。

以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。

例えば、上記の下部電極、容量膜、上部電極などにより構成される容量素子は、平面キャパシタ構造からなる容量素子であってもよいが、特に限定する趣旨ではない。例えば、スタック型キャパシタ構造などからなる容量素子であってもよい。

このような場合にも、容量膜および上部電極の上面には凹凸が生じる場合がある。このとき、上部電極よりも積層方向について上部に、平坦化された上面を備える導電膜が設けられれば、導電膜およびその上部に形成される部材などの電気特性および寸法のばらつきが低減し、信頼性に優れる容量素子を備える半導体装置が安定的に提供される。

本発明によれば、上部電極の上面よりも平坦な上面を有する導電膜を備えるため、信頼性に優れる容量素子を備える半導体装置が安定的に提供される。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、実施形態に係る強誘電キャパシタの構成を模式的に示す断面図である。

本実施形態に係る半導体装置２００は、半導体基板（図示せず）上のタングステンプラグ２１５を埋め込んだ層間絶縁膜２２０と、層間絶縁膜２２０の上部に設けられている下部電極２０２と、下部電極２０２の上部に設けられている容量膜２０３と、容量膜２０３の上部に設けられており、凹凸を備える上面を有する上部電極２０４と、を備える。また、半導体装置２００は、上部電極２０４の上部に、上部電極２０４の上面よりも平坦な上面を有し、上部電極２０４よりも低い融点を有する導電膜２１２をさらに備える。

半導体装置２００において、強誘電体容量膜などからなる容量膜２０３上には、上部電極２０４が形成されており、さらにその上にＡｌＣｕ膜などからなる導電膜２１２が形成されている。そして、導電膜２１２の上面は、リフローなどの方法で加熱することなどにより平坦化されている。このように、導電膜２１２の上面が平坦化されていることにより、導電膜２１２およびその上部に形成される部材などの電気特性および寸法のばらつきが低減し、信頼性に優れる容量素子を備える半導体装置２００が安定的に得られる。

ここで、導電膜２１２の上面を平坦化するには、導電膜２１２の上面を、特定の温度条件において、特定の時間、熱処理することが効果的である。この温度条件は、例えば、３００℃以上とすることができ、特に好ましくは４２０℃以上である。また、この温度条件は、例えば、５００℃以下とすることができ、特に好ましくは４８０℃以下である。これらの温度範囲内であれば、半導体装置２００の特性に与える影響を抑制しつつ、導電膜２１２の上面を充分に平坦化できる。

また、上記の加熱時間は、例えば、１分以上とすることができ、特に好ましくは３分以上である。また、この加熱時間は、例えば、１０分以下とすることができ、特に好ましくは８分以下である。これらの範囲内の加熱時間であれば、半導体装置２００の特性に与える影響を抑制しつつ、導電膜２１２の上面を充分に平坦化できる。

導電膜２１２は、ＡｌＣｕ膜などのＡｌを含む金属膜とすることができる。この構成によれば、導電膜２１２の融点は、通常の材料からなる上部電極２０４の融点よりも低くなるため、導電膜２１２の上面をリフローなどの方法で加熱することなどにより容易に平坦化できる。このように、導電膜２１２を、熱処理により平坦化された上面を有する構成とすることにより、導電膜２１２およびその上部に形成される部材などの電気特性および寸法のばらつきが低減する。

導電膜２１２の上面の表面粗さ最大高さＲｍａｘは、例えば３０ｎｍ以下であり、好ましくは１０ｎｍ以下である。導電膜２１２の上面の表面粗さ最大高さＲｍａｘがこれらの範囲内にある場合には、導電膜２１２およびその上部に形成される部材などの電気特性および寸法のばらつきがよりいっそう低減する。ここで、Ｒｍａｘとは、ＪＩＳ Ｂ ０６０１（２００１年）により定められる最大高さを意味する。また、導電膜２１２の上面などのＲｍａｘは、ＡＦＭ（原子間力顕微鏡）などを用いて測定可能である。

上部電極２０４は、Ｐｔ、ＩｒおよびＲｕからなる群より選ばれる１種以上の金属元素を含む構成とすることができる。この構成によれば、上部電極２０４の導電性が向上するために電気特性が良好となる。またこれらの材料は融点が高いため、導電膜２１２の上面をリフローなどの方法で加熱しても、上部電極２０４の特性および構造の変化を抑制できる。また、これらの材料は、酸素との親和力が弱いため、酸素欠損による容量膜２０３の自発分極特性の低下を抑制できる。

上部電極２０４の上面の表面粗さ最大高さＲｍａｘは、例えば５０ｎｍ以上であり、１００ｎｍ以上であってもよい。このように、上部電極２０４の上面の表面の凹凸が大きい場合にも、導電膜２１２の上面をリフローなどの方法で加熱して平坦化することにより、導電膜２１２およびその上部に形成される部材などの電気特性および寸法のばらつきがよりいっそう低減される。このため、上部電極２０４の上面の表面の凹凸が大きくても、信頼性に優れる容量素子を備える半導体装置２００が安定的に得られる。

容量膜２０３は、Ｐｂ、Ｚｒ、ＴｉおよびＢａからなる群より選ばれる１種以上の金属元素の酸化物を含む構成とすることができる。例えば、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃（ＰＺＴ）、（Ｂａ、Ｓｒ）ＴｉＯ₃（ＢＳＴ）、ＳｒＴｉＯ₃（ＳＴ）などを含む構成とできる。これらの材料を用いれば、強誘電体薄膜からなる容量膜２０３を形成できるため、容量素子の容量を向上することができる。

容量膜２０３は、ＣＶＤ法により形成されてもよい。特に、容量膜２０３がＰＺＴ薄膜からなる場合には、通常のゾル・ゲル法やスパッタリング法を用いると、良好なＰＺＴ薄膜を得るには６００℃以上での加熱をする必要性が高まる。しかし、このような高温でＰＺＴ薄膜を形成すると、メタル配線の断線や高抵抗化が起こる場合がある。そのため、ＣＶＤ法のように、４５０℃程度の低温で成膜すれば、メタル配線などに与える影響を抑制できる。例えば、ＰＺＴ薄膜は、ＣＶＤ法により、３５０℃以上５００℃以下の温度範囲で、結晶状態の良好な膜（結晶粒のサイズが５０ｎｍ程度以上）を形成できる。

容量膜２０３の上面の表面粗さ最大高さＲｍａｘは、例えば５０ｎｍ以上であり、１００ｎｍ以上であってもよい。このように、容量膜２０３の上面の表面の凹凸が大きい場合には、上部電極２０４の上面の表面の凹凸も同様に大きくなるが、導電膜２１２の上面をリフローなどの方法で加熱して平坦化することにより、導電膜２１２およびその上部に形成される部材などの電気特性および寸法のばらつきがよりいっそう低減される。このため、容量膜２０３の上面の表面の凹凸が大きくても、信頼性に優れる容量素子を備える半導体装置２００が安定的に得られる。

半導体装置２００は、上部電極２０４と導電膜２１２との間に、ＴｉまたはＴｉＮを含むバリア膜２０５をさらに備えてもよい。バリア膜２０５が設けられれば、上部電極２０４のＰｔ元素、Ｉｒ元素、Ｒｕ元素などと、導電膜２１２のＡｌ元素、Ｃｕ元素などとの相互反応および相互拡散を抑制できる。

半導体装置２００は、導電膜２１２と接続される上部コンタクト２１１をさらに備えてもよい。半導体装置２００では、導電膜２１２の上面は平坦化されているため、導電膜２１２と上部コンタクト２１１とのコンタクト性は良好となる。このため、強誘電体からなる容量膜２０３をキャパシタに利用した強誘電体メモリ（Ｆｅ−ＲＡＭ）などを構成する半導体装置２００において、リーク電流が抑制され、安定した電気特性を得ることができる。

以上、本実施形態の構成について説明したが、これらの構成を任意に組み合わせたものも本実施形態の態様として有効である。また、本実施形態の表現を他のカテゴリーに変換したものもまた本実施形態の態様として有効である。

例えば、上記実施の形態では、導電膜２１２の上面はリフローにより加熱されて平坦化されてなる構成としたが、リフローの方式については、任意の方式を用いることができる。

また、リフロー以外の加熱方法であっても、導電膜２１２の上面を効率的に加熱できる方法であれば任意の方法を用いることができる。このようにしても、導電膜２１２の上面を充分に平坦化できるため、導電膜２１２およびその上部に形成される部材などの電気特性および寸法のばらつきが低減される。

以下、本発明を実施例により図面を用いてさらに説明するが、本発明はこれらに限定されるものではない。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

<実施例１>
図２（ａ）〜図５（ｋ）は本実施例の強誘電体キャパシタの製造方法の概略を説明する為の工程断面図である。

まず、シリコン基板（図示せず）上のタングステンプラグ１５を埋め込んだ層間絶縁膜１４上にＴｉ、ＴｉＮ等からなるバリア膜１を形成する。その上にＰｔ、Ｉｒ、Ｒｕ等の貴金属またはＩｒＯ₂、ＲｕＯ₂等の導電性酸化膜からなる下部電極２をスパッタリング方法やその他の方法により形成する（図２（ａ））。

次に、下部電極２上に強誘電体薄膜３を形成する。強誘電体薄膜３としてはＰｂ（Ｚｒ，Ｔｉ）Ｏ₃やＰｂＴｉＯ₃、ＢａＴｉＯ₃などがあり、従来の技術と同じようにＭＯＣＶＤ法等で形成すると、結晶化によって膜中に結晶粒が成長するため、強誘電体薄膜３の表面に凹凸が生じる（図２（ｂ））。

次に、強誘電体薄膜３の上に上部電極４及びバリア膜５としてＴｉＮを下部電極と同じ方法により形成する。この時、バリア膜５であるＴｉＮ表面も強誘電体薄膜と同じように凹凸が生じる（図２（ｃ））。

次に、ＴｉＮからなるバリア膜５上にＡｌＣｕ膜１２をスパッタリング方法により形成して、４５０℃、５分のリフローを行いＡｌＣｕ膜１２の表面を平坦化する。平坦化したＡｌＣｕ膜１２の上にさらにバリア膜１３となるＴｉＮを形成する。このとき、ＴｉＮからなるバリア膜１３の表面は平坦になっている（図３（ｄ））。

続いて、後述するように、ドライエッチング加工する場合は、従来技術と同様にエッチングレートの対レジスト選択比を取ることが困難である為、マスクとして酸化膜ハードマスク６を形成することが望ましい（図３（ｅ））。その後、下部電極２、強誘電体薄膜３、上部電極４、ＡｌＣｕ膜１２をエッチング工程により加工してキャパシタ構造を形成する。ドライエッチングでは、それぞれの膜を別々の装置でエッチングすることも、１つの装置でエッチングすることも可能である。また、エッチングする対象の膜の材料に応じて、適宜エッチングガスを変更する（図３（ｆ）、図４（ｇ））。

次に、強誘電体キャパシタ上に層間絶縁膜８を形成した後（図４（ｈ））、ＣＭＰ等で層間絶縁膜８を平坦化（図４（ｉ））し、ドライエッチング工程によりレジストマスク９をエッチングマスクとしてキャパシタ上部にコンタクトホールを形成（図５（ｊ））する。この時のキャパシタ上部では、ＡｌＣｕ膜１２の成膜およびリフローによりＡｌＣｕ膜１２の上面が平坦化されているため、ＡｌＣｕ膜１２の上部に形成される他の膜の上面も平坦化されることになる。この後、コンタクトホールの側壁にＴｉＮなどのバリア膜１０などを設けた状態で、タングステンなどの金属コンタクトプラグ１１を埋め込み（図５（ｋ））、上部にメタル配線（図示しない）を形成する。

本実施例によれば、凹凸の生じる強誘電体薄膜３上に、ＡｌＣｕ膜１２の成膜およびリフローによるＡｌＣｕ膜１２の上面の平坦化を行う。この結果、キャパシタ構造の上部において、ＡｌＣｕ膜１２上に形成される他の膜は平坦化されて凹凸が抑制される。

具体的には、上述のように、リフローによる加熱処理後のＡｌＣｕ膜１２の上面の表面粗さ最大高さＲｍａｘは、例えば３０ｎｍ以下であり、好ましくは１０ｎｍ以下である。ＡｌＣｕ膜１２の上面の表面粗さ最大高さＲｍａｘがこれらの範囲内にある場合には、ＡｌＣｕ膜１２およびその上部に形成される部材などの電気特性および寸法のばらつきがよりいっそう低減する。ここで、Ｒｍａｘとは、ＪＩＳ Ｂ ０６０１（２００１年）により定められる最大高さを意味する。また、ＡｌＣｕ膜１２の上面などのＲｍａｘは、ＡＦＭ（原子間力顕微鏡）などを用いて測定可能である。

なお、本実施例において、ＡｌＣｕ膜１２の膜厚は、例えば５０ｎｍ以上であってもよく、特に好ましくは１００ｎｍ以上である。また、この膜厚は、例えば３００ｎｍ以下であってもよく、特に好ましくは２００ｎｍ以下である。この膜厚がこれらの範囲内にあれば、半導体装置の小型化の要請を満たしつつ、ＡｌＣｕ膜１２をリフローにより加熱することにより、上部電極４の上面の凹凸を緩和してＡｌＣｕ膜１２の上面を充分に平坦化することができる。

本実施例の半導体装置は、上記のような構成を備えるため、エッチングによるコンタクトホール形成時に、金属コンタクトプラグ１１は、平坦な上面を備えるＡｌＣｕ膜１２と接続する。このため、金属コンタクトプラグ１１とＡｌＣｕ膜１２とのコンタクト性が向上するので、リーク電流が抑制され、安定した電気特性が実現される。また、バリア膜５のＴｉＮと層間絶縁膜８および酸化膜ハードマスク６との高選択比を取る必要性も低減される。

また、ＡｌＣｕ膜１２はコンタクトホールを形成する際のドライエッチング工程において、層間絶縁膜８との選択比が十分取れる。このため、エッチングガスは、ＡｌＣｕ膜１２において阻止されるので、上部電極４がエッチングガスにより削れるのを抑制することができる。そのため、低圧で中密度以上のプラズマを生成するような、高価なドライエッチング装置を用いる必要性が低減される。よって、一般的に使用されているＲＩＥ方式等の安価なドライエッチング装置により、十分な精度でコンタクトホールをエッチングすることができる。

このように、本実施例によれば、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ／Ｒｕ／ＰＺＴ／Ｒｕ／Ｔｉ／ＴｉＮ／Ｔｉなどの構成からなる容量素子を備える半導体装置を製造する際に、ＡｌＣｕ膜１２の上面を平坦化できる。具体的には、強誘電体薄膜３の成膜後の表面の凹凸を緩和する方法として、上部電極４を形成後、その上にＡｌ（又はＡｌを主成分とする合金）を成膜して、リフローすることにより、Ａｌを含む導電膜の上面を平坦化する。このため、強誘電体をキャパシタに利用した強誘電体メモリ（Ｆｅ−ＲＡＭ）において、リークの抑制された、安定した電気特性を得ることができる。

<実施例２>
実施例２に係る強誘電キャパシタの製造方法は、基本的には、実施例１に係る強誘電キャパシタの製造方法と同様であるが、以下の点において異なる。

図６は、本実施例に係る強誘電キャパシタの製造方法を工程順に示す工程断面図である。実施例２では、実施例１と同様に、ＡｌＣｕ膜１２を成膜し、リフローする（図６（ａ））。その後、ＡｌＣｕ膜１２を全面エッチングにより薄くする（図６（ｂ））。

そして、その上にバリア膜１３のＴｉＮを形成する（図６（ｃ））。その後、実施例１と同様の方法により、酸化膜ハードマスク６をマスクとして使用し、キャパシタ構造を形成する際の下部電極２、強誘電体薄膜３、上部電極４、ＡｌＣｕ膜１２を順次ドライエッチングする。

なお、エッチングにより薄くされた後のＡｌＣｕ膜１２の膜厚は、例えば１００ｎｍ以下とすることができ、特に好ましくは５０ｎｍ以下である。また、この膜厚は、例えば１０ｎｍ以上とすることができ、特に好ましくは３０ｎｍ以上である。このエッチング後の膜厚がこれらの範囲内にあれば、ＡｌＣｕ膜１２のサイドエッチを充分に抑制しつつ、ＡｌＣｕ膜１２を安定形成することができる。

本実施例においても、実施例１の場合と同様に、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ／Ｒｕ／ＰＺＴ／Ｒｕ／Ｔｉ／ＴｉＮ／Ｔｉなどの構成からなる容量素子を備える半導体装置を製造する際に、ＡｌＣｕ膜１２の上面を平坦化できる。具体的には、強誘電体薄膜３の成膜後の表面の凹凸を緩和する方法として、上部電極４を形成後、その上にＡｌ（又はＡｌを主成分とする合金）を成膜して、リフローすることにより、Ａｌを含む導電膜の上面を平坦化する。このため、強誘電体をキャパシタに利用した強誘電体メモリ（Ｆｅ−ＲＡＭ）において、リークの抑制された、安定した電気特性を得ることができる。

また、本実施例に係る強誘電キャパシタの製造方法では、図６（ｂ）で示したように、ＡｌＣｕ膜１２の膜厚を薄くしたことにより、このドライエッチングの際に、ＡｌＣｕ膜１２にサイドエッチが生じることを抑制できる。そして、ＡｌＣｕ膜１２のサイドエッチの抑制により、ＡｌＣｕ膜１２の電気特性が向上し、半導体装置の信頼性がさらに向上するという特有の効果が得られる。

<比較例１>
図７（ａ）〜図９（ｉ）は、上面が平坦な導電膜を備えない構造からなる強誘電体キャパシタの製造方法を説明する為の概略断面図である。

まず、シリコン基板（図示せず）上の、Ｗプラグ１１５を作りこんだ層間絶縁膜１１４上に、Ｔｉ、ＴｉＮなどからなるバリア膜１０１を形成する。その上にＰｔ、Ｉｒ、Ｒｕなどの貴金属またはＩｒＯ₂、ＲｕＯ₂等の導電性酸化膜からなる下部電極１０２をスパッタリング法やその他の方法により形成する（図７（ａ））。

次に、下部電極１０２上に強誘電体薄膜１０３を形成する。強誘電体薄膜１０３の材料としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃やＰｂＴｉＯ₃、ＢａＴｉＯ₃などが用いられる。また、強誘電体薄膜１０３の製造方法としては、真空蒸着法、スパッタ法、ゾルゲル法、有機金属化学気相成長法（ＭＯＣＶＤ法）などが用いられる。

このような方法として、成膜時の基板温度を上げるなどして成膜中に膜を結晶化して強誘電体薄膜１０３を得る方法と、成膜後に熱処理を施して膜を結晶化し、強誘電体薄膜１０３を得る方法の２通りの方法がある。いずれにしても結晶化によって膜中に結晶粒が成長するため、上記のどちらの方法によっても強誘電体薄膜１０３の表面に凹凸が生じる（図７（ｂ））。

次に、強誘電体薄膜１０３の上に上部電極１０４を下部電極１０２と同じ方法により形成する。このとき、後述するように、上部電極１０４上の材質により、酸化膜ハードマスク１０６形成後のレジスト１０７剥離の工程で上部電極１０４が削れるのを抑制する為、上部電極上にＴｉＮ等のバリア膜１０５を形成することが望ましい（図７（ｃ））。

続いて、後述するように、ドライエッチング加工する場合は、エッチングレートの対レジスト１０７の選択比が取れない為、マスクとして酸化膜ハードマスク１０６を形成することが望ましい。そして、酸化膜ハードマスク１０６上に所定のパターンのレジスト１０７を形成し、エッチングにより酸化膜ハードマスクのパターンを形成する（図８（ｄ））。なお、エッチング後にレジスト１０７は剥離される。

その後、バリア膜１０１、下部電極１０２、強誘電体薄膜１０３、上部電極１０４を、酸化膜ハードマスク１０６をマスクとしてエッチングにより加工して、キャパシタ構造を形成する（図８（ｅ））。

次に、強誘電体キャパシタ上に層間膜１０８を形成する（図８（ｆ））。その後、ＣＭＰ等で層間膜１０８の上面を平坦化する（図９（ｇ））。

次に、層間膜１０８上に所定のパターンを有するレジストマスク１０９を形成する。そして、レジストマスク１０９をマスクとして、エッチングによりキャパシタ上部にコンタクトホールを形成する（図９（ｈ））。この後、タングステン（Ｗ）などの金属コンタクトプラグ１１１をコンタクトホール内に埋め込み、上部にメタル配線（図示しない）などを形成する（図９（ｉ））。

このとき、図７（ｂ）に示すように、強誘電体薄膜１０３の上面に凹凸があると、強誘電体薄膜１０３に電界を印加するために、強誘電体薄膜１０３の上面に上部電極１０４およびバリア膜１０５を形成する際、図７（ｃ）に示すように、上部電極１０４およびバリア膜１０５の上面も凹凸となる場合がある。

ここで、図７（ａ）〜図９（ｉ）に示した比較例に係る技術においては、上述したように、強誘電体薄膜１０３に電界を印加するために強誘電体薄膜１０３の上面に上部電極１０４を形成する際、強誘電体薄膜１０３の上面に凹凸があると、上部電極１０４およびバリア膜１０５の上面も凹凸となる場合がある。

このとき、図９（ｈ）に示すように、次の層間絶縁膜１０８を成膜後に、上部電極１０４上のバリア膜１０５に達するコンタクトホールを開けるエッチング工程で、凹部でのエッチング残りをなくすようにすると、バリア膜１０５上面の凸部でのバリア膜１０５の削れ量が多くなってしまう。そのため、実施例の場合に比べて、凸部でのバリア膜１０５の削れ量が多く、コンタクトホールが凸部においてバリア膜１０５を貫通してしまうと、上部電極１０４の一部がエッチングによる損傷を受ける場合がある。

このように上部電極１０４の一部が損傷を受けると、実施例の場合に比べて、Ｗなどの金属１１１などからなる上部コンタクトと、容量素子とのコンタクト性が低下するので、容量素子を備える半導体装置の信頼性が低くなる。

一方、上部電極１０４の損傷を抑制するには、層間絶縁膜１０８および酸化膜ハードマスク１０６とバリア膜１０５との高選択比を有する条件でエッチングを行う必要性が高まる。このため、実施例の場合に比べて、低圧で中密度以上のプラズマを生成する、高価なドライエッチング装置を用いる必要性が高まり、またドライエッチング工程の技術が難しくなり、製造安定性が低下する。

以上、本発明を実施例に基づいて説明した。この実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施形態に係る強誘電キャパシタの構成を模式的に示す断面図である。 実施例１に係る強誘電キャパシタの製造方法を示す工程断面図である。 実施例１に係る強誘電キャパシタの製造方法を示す工程断面図である。 実施例１に係る強誘電キャパシタの製造方法を示す工程断面図である。 実施例１に係る強誘電キャパシタの製造方法を示す工程断面図である。 実施例２に係る強誘電キャパシタの製造方法を示す工程断面図である。 比較例１に係る強誘電キャパシタの製造方法を示す工程断面図である。 比較例１に係る強誘電キャパシタの製造方法を示す工程断面図である。 比較例１に係る強誘電キャパシタの製造方法を示す工程断面図である。

符号の説明

１ バリア膜
２ 下部電極
３ 強誘電体薄膜
４ 上部電極
５ バリア膜
６ 酸化膜ハードマスク
７ レジストマスク
８ 層間絶縁膜
９ レジストマスク
１０ バリア膜
１１ タングステンプラグ
１２ ＡｌＣｕ膜
１３ バリア膜
１４ 層間絶縁膜
１５ タングステンプラグ
１０１ バリア膜
１０２ 下部電極
１０３ 強誘電体薄膜
１０４ 上部電極
１０５ バリア膜
１０６ 酸化膜ハードマスク
１０７ レジスト
１０８ 層間膜
１０９ レジストマスク
１１０ バリア層
１１１ 金属
１１４ 層間絶縁膜
１１５ Ｗプラグ
２００ 半導体装置
２０１ バリア層
２０２ 下部電極
２０３ 容量膜
２０４ 上部電極
２０５ バリア膜
２１１ 上部コンタクト
２１２ 導電膜
２１３ バリア層
２１５ タングステンプラグ
２１６ ハードマスク
２２０ 層間絶縁膜

Claims (20)

1. 半導体基板と、
   前記半導体基板の上部に設けられている下部電極と、
   前記下部電極の上部に設けられている容量膜と、
   前記容量膜の上部に設けられており、凹凸を備える上面を有する上部電極と、
   前記上部電極の上部に設けられており、前記上部電極の上面よりも平坦な上面を有し、前記上部電極よりも低い融点を有する導電膜と、
   を備えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記導電膜は、Ａｌを含む金属膜であることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記導電膜は、熱処理により平坦化された上面を有することを特徴とする半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、
   前記導電膜の上面の表面粗さ最大高さＲｍａｘは、３０ｎｍ以下であることを特徴とする半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置において、
   前記上部電極は、Ｐｔ、ＩｒおよびＲｕからなる群より選ばれる１種以上の金属元素を含むことを特徴とする半導体装置。
6. 請求項１乃至５いずれかに記載の半導体装置において、
   前記上部電極の上面の表面粗さ最大高さＲｍａｘは、５０ｎｍ以上であることを特徴とする半導体装置。
7. 請求項１乃至６いずれかに記載の半導体装置において、
   前記容量膜は、Ｐｂ、Ｚｒ、ＴｉおよびＢａからなる群より選ばれる１種以上の金属元素の酸化物を含むことを特徴とする半導体装置。
8. 請求項１乃至７いずれかに記載の半導体装置において、
   前記容量膜は、ＣＶＤ膜であることを特徴とする半導体装置。
9. 請求項１乃至８いずれかに記載の半導体装置において、
   前記容量膜の上面の表面粗さ最大高さＲｍａｘは、５０ｎｍ以上であることを特徴とする半導体装置。
10. 請求項１乃至９いずれかに記載の半導体装置において、
    前記上部電極と前記導電膜との間に設けられている、ＴｉまたはＴｉＮを含むバリア膜をさらに備えることを特徴とする半導体装置。
11. 請求項１乃至１０いずれかに記載の半導体装置において、
    前記導電膜と接続される上部コンタクトをさらに備えることを特徴とする半導体装置。
12. 半導体基板の上部に、下部電極を形成する工程と、
    前記下部電極の上部に、容量膜を形成する工程と、
    前記容量膜の上部に、凹凸を備える上面を有する上部電極を形成する工程と、
    前記上部電極の上部に、凹凸を備える上面を有し、前記上部電極よりも低い融点を有する導電膜を形成する工程と、
    前記導電膜の上面を熱処理し、前記導電膜の上面を、前記上部電極の上面よりも平坦化する工程と、
    を含むことを特徴とする半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    前記導電膜を形成する工程は、Ａｌを含む金属膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
14. 請求項１２または１３に記載の半導体装置の製造方法において、
    前記導電膜の上面を平坦化する工程は、前記導電膜の上面をリフローすることにより熱処理する工程を含むことを特徴とする半導体装置の製造方法。
15. 請求項１２乃至１４いずれかに記載の半導体装置の製造方法において、
    前記導電膜の上面を平坦化する工程は、前記導電膜の上面を、３００℃以上５００℃以下の温度条件において、１分以上１０分以下の間、熱処理する工程を含むことを特徴とする半導体装置の製造方法。
16. 請求項１２乃至１５いずれかに記載の半導体装置の製造方法において、
    前記上部電極を形成する工程は、Ｐｔ、ＩｒおよびＲｕからなる群より選ばれる１種以上の金属元素を含む上部電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
17. 請求項１２乃至１６いずれかに記載の半導体装置の製造方法において、
    前記容量膜を形成する工程は、Ｐｂ、Ｚｒ、ＴｉおよびＢａからなる群より選ばれる１種以上の金属元素の酸化物を含む容量膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
18. 請求項１２乃至１７いずれかに記載の半導体装置の製造方法において、
    前記容量膜を形成する工程は、ＣＶＤ法により容量膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
19. 請求項１２乃至１８いずれかに記載の半導体装置の製造方法において、
    前記上部電極と前記導電膜との間に、ＴｉまたはＴｉＮを含むバリア膜を形成する工程をさらに有することを特徴とする半導体装置の製造方法。
20. 請求項１２乃至１９いずれかに記載の半導体装置の製造方法において、
    前記導電膜の上部に、前記導電膜と接続される上部コンタクトを形成する工程をさらに有することを特徴とする半導体装置の製造方法。

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