KR0157344B1 - 반도체 메모리 장치의 퓨즈소자 회로 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야: 반도체 메모리 장치의 퓨즈소자에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제: 내부옵션변경신호를 인에이블시키는 퓨즈가 임의의 상태에서 끊어지는 것을 방지하기 위한 상기 퓨즈소자를 제공함에 있다.
3. 발명의 해결방법의 요지: 내부옵션변경신호를 인에이블시키는 퓨즈소자 회로에 N개의 더미퓨즈를 가지는 회로를 연결하는 것을 포함한다.
4. 발명의 중요한 용도: 반도체 메모리 장치의 퓨즈소자 회로에 적합하게 사용한다.
Description
제1도는 종래의 퓨즈소자 회로의 블록도이며,
제2도는 본 발명에 따른 퓨즈소자 회로의 블록도이며,
제3도는 상기 제1도 및 제2도의 블록에 대응하는 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리의 특정한 동작모드를 지정하기 위해 사용하는 전기적으로 용단가능한 퓨즈소자 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치에 사용되는 퓨즈소자는 메모리의 동작을 지정하기 위한 회로 소자로서 널리 사용된다. 예컨데 결함구제용 리던던시 회로에서는 결함어드레스의 저장을 동작시키는 수단으로 이용되거나, 또는 특정 테스트모드를 지정하기 위한 선택수단 등으로 이용되기도 한다. 이때 상기 퓨즈소자는 퓨즈의 절단여부에 따라 특정입력에 대한 지정된 출력을 발생하도록 동작한다. 이러한 퓨즈의 절단방법으로는 레이저빔을 조사하여 절단하는 방법이나 또는 용단에 필요한 전류를 흘려주어 절단하는 전류절단법 등이 있다. 그러나 레이저빔을 조사하는 방법은 퓨즈소자가 노출되는 웨이퍼 상태에서만 사용가능하고 패키지 공정완료후의 최종 제품에는 적용할 수 없다는 단점을 갖는다. 그에 따라 최종 제품상태에서도 퓨즈 절단이 가능한 전기적 절단방법의 채용이 널리 이용된다.
제1도는 종래의 퓨즈소자 블록도이다.
제1,2외부입력신호를 공급받아 내부의 변경신호로 출력하는 제1내부옵션변경신호를 정상적으로 동작하기 위해서는 하기 기술될 입력신호의 조건이 일치해야 한다. 상기 제1도의 각각 블록에 대한 회로도는 제3도에 도시한다. 즉, 외부입력신호인(1)과 다수개의 인버터와 게이트(1-10)로 구성된 제1퓨즈신호발생기(3A)에서 상기 외부입력신호(1)인 핀 1,2은 로우, 핀 2,3은 로우, 핀 4는 로우, 핀 5,6,7은 하이, 핀 8,9는 로우가 되어야만 제1퓨즈신호 제1발생기의 신호가 하이로 출력되고, 상기 출력을 입력으로 받은 다수개의 인버터와 게이트(20-31)로 구성된 제2퓨즈신호발생기(3B)에 해당하는 블록(200)에서의 제2외부입력신호가 하이가 되면 상기 제1도 블록(200)의 출력신호는 하이로 출력되고, 상기 출력을 입력으로 받은 엔 모오스트랜지스터(50)와 퓨즈(49)로 구성되는 블록(40)과 다수개의 인버터와 케패시터와 저항으로 구성(41-48)된 내부옵션변경신호발생기(3c)의 상기 엔모오스트랜지스터(50)는 상기 제2퓨즈신호 발생기(200)의 출력으로 턴-온되어 순간적으로 전원전압(VDD)로 인한 전류가 흐르게 되어 상기 전원전압에 연결된 퓨즈(49)가 끊어지게 된다. 상기 퓨즈(49)가 끊어지기 전에는 상기 내부옵션변경신호는 하이상태이었다가 상기 퓨즈(49)가 끊어지면 상기 옵션신호는 로우로 바뀌어 내부의 기능을 바꾸어 동작하는 신호로 사용하게 된다. 따라서, 상기 제3도(3C)의 상기 퓨즈(49)를 끊어지게 하여 상기 옵션신호가 내부 변경신호로 작용하기 위해서는 상기 제1외부입력신호 및 제2외부입력신호의 상기 조건과 일치해야 한다. 즉, 상기 제1,2외부입력신호가 상기한 조건과 같이 일치하면 내부변경옵션신호를 인에이블시키는 제3도(C)의 퓨즈(49)가 끊어져 내부의 기능을 바꾸어 동작하는 상기 내부옵션변경신호를 출력한다. 그러나, 임의로 발생하는 노이즈로 인하여 상기 제1,2입력신호가 하이 또는 로우로 고정되지 않고 플로팅되어 상기 퓨즈(49)를 끊어지게 하는 조건으로 고정되면 상기 퓨즈(49)가 끊어져 내부동작이 달라지며, 제품의 수율을 떨어뜨리는 원인이 된다.
따라서, 본 발명의 목적은 임의의 상태에서 내부옵션변경신호를 인에이블시키는 상기 퓨즈(49)가 끊어지는 것을 방지하기 위한 퓨즈소자의 장치를 제공함에 있다.
본 발명의 다른 목적은 안정된 내부옵션변경신호를 제공하여 향상된 소자의 수율을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 내부옵션변경신호를 인에이블시키는 퓨즈를 가지는 회로에 N개의 더미퓨즈를 가지는 회로를 연결하여 상기 더미퓨즈가 끊어지지 않으면 내부옵션변경신호를 인에이블시키기 위한 퓨즈는 끊어지지 않고 상기 더미퓨즈가 끊어진 후에만 상기 내부옵션변경신호를 인에이블시키는 퓨즈가 끊어지는 것을 특징으로 한다.
우선, 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 내부옵션변경신호를 인에이블시키는 퓨즈소자의 블록도이다. 제1외부입력신호를 입력단으로 연결한 제1퓨즈신호 제1발생기(100)와, 상기 제1퓨즈신호 제1발생기(100)의 출력단과 제2외부입력신호를 입력단으로 연결하는 제2퓨즈신호 제1발생기(200)와, 상기 제2퓨즈신호 제1발생기(200)의 출력단을 입력단으로 연결하는 제1더미신호발생기(300)로 구성된 제1더미신호발생부(400)로 이루어지며, 상기 제1더미신호발생부(400)로부터 출력되는 제1더미신호와 제3외부입력신호를 입력단으로 연결하는 제1퓨즈신호 제2발생기(101)의 출력단을 입력단으로 연결하는 제1퓨즈신호 제2발생기(201)와 ,상기 제2퓨즈신호 제2발생기(201)의 출력단을 입력단으로 받아 제1내부옵션변경신호를 발생하는 제1내부옵션변경신호발생기(301)와, 상기 제1내부옵션변경신호를 입력단으로 연결하고 제4외부입력신호를 입력단으로 연결하는 제1퓨즈신호 제3발생기(102)의 출력단을 입력단으로 연결하는 제2퓨즈신호 제3발생기(102)와, 상기 제2퓨즈신호 제3발생기(202)의 출력단을 입력단으로 받아 제2내부옵션변경신호를 출력하는 제2내부옵션변경신호 발생기(302)로 이루어진다.
상기한 바와 같은 본 발명에 따르면, 상기 제1외부입력신호의 조건과 상기 제2외부입력 신호의 조건이 상기 제1더미신호발생기(300)의 퓨즈(49)를 끊어지게 하는조건이면 상기 제1더미신호발생기(300)의 퓨즈(49)가 끊어져서 상기 제1더미신호가 인에이블되며, 상기 인에이블된 제1더미신호는 상기 제1내부옵션변경신호를 인에이블시키는 제1내부옵션변경신호 제1발생기(301)의 퓨즈(49)를 끊어지게 하는 회로 즉, 상기 제2퓨즈신호 제2발생기(201)의 입력신호로 사용되어서 제3외부입력신호가 상기 제1내부옵션변경신호를 인에이블시키는 조건으로 고정되면 상기 제1내부옵션변경신호를 인에이블시키는 퓨즈(49)가 끊어져서 상기 제1내부옵션변경신호가 출력된다. 또한 상기 제1내부옵션변경신호가 인에이블되면 상기 제2내부옵션변경신호를 인에이블시키는 상기 제2내부옵션변경신호 제2발생기(302)의 퓨즈(49)를 끊어지게 하는 회로 즉, 상기 제2퓨즈신호 제3발생기(202)의 입력신호로 사용되어서 제4외부입력신호가 상기 제2내부옵션변경신호를 인에이블시키는 조건으로 고정되면 상기 제2내부옵션변경신호를 인에이블시키는 퓨즈(49)가 끊어져서 상기 제2내부옵션변경신호가 출력된다. 따라서, 퓨즈(49)가 임의로 끊어지는 것을 방지하기 위한 상기 더미신호발생부(400)가 인에이블되지 않으면 상기 제3외부입력신호가 상기 제1내부옵션변경신호발생기(301)의 퓨즈(49)를 끊어지게 하는 조건으로 고정되어도 상기 퓨즈(49)는 끊어지지 않는다. 또한, 상기 제1내부옵션변경신호가 인에이블되지 않으면 상기 제4외부입력신호가 상기 제2내부옵션변경신호발생기(302)의 퓨즈(49)를 끊어지게 하는 조건으로 고정되어도 상기 퓨즈(49)는 끊어지지 않는다. 부가하여, 상기 제1더미신호발생부(400)의, 제1,2,외부입력신호가 더미신호를 인에이블시키는 제1더미신호발생기(300)의 퓨즈(49)를 끊어지는 조건으로 고정되어 상기 퓨즈(49)가 끊어져도 상기 제1내부변경신호 제1발생기(301)의 퓨즈(49)가 끊어지려면 상기 블록(400)의 제1,2내부옵션변경신호가 바뀌어 상기 블록(300)의 퓨즈를 끊어지게 하는 조건으로 제3외부입력신호가 바뀌어야 하는데 이러한 경우는 거의 발생하지 않는다. 따라서, 상기 제1,2내부옵션변경신호들이 순차적인 기능을 수행할 때에는 상기 블록(300)의 퓨즈(49)가 끊어져서 제1내부옵션변경신호를 출력하고, 상기 출력신호를 받아야만 블록(301)의 퓨즈(49)가 끊어져 제2내부옵션변경신호가 발생하는 방법은 노이즈로 인하여 상기 퓨즈가 끊어지는 것을 방지할 수 있는 효과가 있다. 이에 따라 안정된 내부옵션변경신호를 제공하여 소자의 수율을 향상시킬 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를 들어 한정하였지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (6)
- 내부옵션 변경신호에 응답하여 설정된 모드로 메모리를 동작시키는 동작모드신호를 발생하는 옵션부를 가지는 반도체 메모리 장치에 있어서: 퓨즈를 가지며, 제3외부입력신호 및 더미신호의 조합결과가 미리 설정된 상태신호일 때만 상기 퓨즈를 절단함에 의해 상기 옵션부에 내부옵션변경신호를 제공하는 퓨즈부와; 더미퓨즈를 가지며, 상기 퓨즈부에 연결되어 제1,2외부입력신호에 따라 상기 더미퓨즈가 절단되는 것에 의해 상기 내부옵션변경신호의 논리보장을 위한 상기 더미신호를 출력하는 더미퓨즈부를 적어도 한 개 이상을 더 구비하여, 상기 더미퓨즈가 절단된 후에만 상기 퓨즈부의 퓨즈가 절단되는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소자 회로.
- 제1항에 있어서; 상기 더미퓨즈부의 출력신호는 상기 내부옵션변경신호를 인에이블시키는 퓨즈부의 입력단으로 수신하는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소자 회로.
- 제1항에 있어서; 상기 더미퓨즈를 가지는 더미퓨즈부는 상기 내부옵션변경신호를 인에이블시키는 퓨즈부에 직렬로 연결된 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소자 회로.
- 제2항에 있어서; 상기 더미퓨즈를 가지는 더미퓨즈부는 병렬로 구성되어 상기 더미퓨즈부는 상기 내부옵션변경신호를 인에이블시키는 퓨즈부의 병렬 입력단에 연결된 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소자 회로.
- 내부옵션 변경신호에 응답하여 설정된 모드로 메모리를 동작시키는 동작모드신호를 발생하는 옵션부를 가지는 반도체 메모리 장치에 있어서: 제1외부입력신호를 입력단으로 연결한 제1퓨즈신호 제1발생기와, 상기 제1퓨즈신호 제1발생기의 출력단과 제2외부입력신호를 입력단으로 연결하는 제2퓨즈신호 제1발생기와, 상기 제2퓨즈신호 제1발생기의 출력단을 입력단으로 연결하는 제1더미신호발생기로 구성된 제1더미신호발생부와, 상기 제1더미신호발생부로부터 출력되는 제1더미신호와 제3외부입력신호를 입력단으로 연결하는 제1퓨즈신호 제2발생기의 출력단을 입력단으로 연결하는 제1퓨즈신호 제2발생기와 ,상기 제2퓨즈신호 제2발생기의 출력단을 입력으로 받아 제1내부옵션변경신호를 발생하는 제1내부옵변경신호발생기와, 상기 제1내부옵션변경신호를 입력단으로 연결하고 제4외부입력신호를 입력단으로 연결하는 제1퓨즈신호 제3발생기의 출력단을 입력단으로 연결하는 제2퓨즈신호 제3발생기와, 상기 제2퓨즈신호 제3발생기의 출력단을 입력단으로 받아 제2내부옵션변경신호를 출력하는 제2내부옵션변경신호 발생기로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소자 회로.
- 제5항에 있어서, 상기 더미신호발생부는 상기 내부옵션변경신호를 인에이블시키는 회로의 입력단에 복수개로 연결되는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소자 회로.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950013272A KR0157344B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 장치의 퓨즈소자 회로 |
US08/651,374 US5659510A (en) | 1995-05-25 | 1996-05-22 | Integrated circuit devices with reliable fuse-based mode selection capability and methods of operating same |
JP8128289A JP2868729B2 (ja) | 1995-05-25 | 1996-05-23 | 半導体メモリ装置のヒューズ素子回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950013272A KR0157344B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 장치의 퓨즈소자 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960043127A KR960043127A (ko) | 1996-12-23 |
KR0157344B1 true KR0157344B1 (ko) | 1998-12-01 |
Family
ID=19415409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950013272A KR0157344B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 장치의 퓨즈소자 회로 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5659510A (ko) |
JP (1) | JP2868729B2 (ko) |
KR (1) | KR0157344B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100375997B1 (ko) * | 2000-11-22 | 2003-03-15 | (주)실리콘세븐 | 신뢰성이 향상되는 반도체 메모리 장치의 리페어 회로 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW341367U (en) * | 1997-10-28 | 1998-09-21 | Utek Semiconductor Corp | An auto repairing memory |
KR100311117B1 (ko) | 1998-06-29 | 2001-12-17 | 박종섭 | 반도체메모리소자의옵션기능테스트장치 |
US6819160B2 (en) * | 2002-11-13 | 2004-11-16 | International Business Machines Corporation | Self-timed and self-tested fuse blow |
US7693596B2 (en) * | 2005-12-14 | 2010-04-06 | Dell Products L.P. | System and method for configuring information handling system integrated circuits |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4441170A (en) * | 1980-09-30 | 1984-04-03 | Intel Corporation | Memory redundancy apparatus for single chip memories |
US4573146A (en) * | 1982-04-20 | 1986-02-25 | Mostek Corporation | Testing and evaluation of a semiconductor memory containing redundant memory elements |
JPS58208998A (ja) * | 1982-05-28 | 1983-12-05 | Toshiba Corp | 半導体cmosメモリ |
US4485459A (en) * | 1982-09-20 | 1984-11-27 | Fairchild Camera & Instrument Corp. | Redundant columns for byte wide memories |
JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
KR900008554B1 (ko) * | 1988-04-23 | 1990-11-24 | 삼성전자 주식회사 | 메모리 동작모드 선택회로 |
KR930000821B1 (ko) * | 1990-02-24 | 1993-02-05 | 현대전자산업 주식회사 | 메모리 소자의 저소비 전력 리던던시(Redundancy)회로 |
JP2778234B2 (ja) * | 1990-09-13 | 1998-07-23 | 日本電気株式会社 | 冗長デコーダ回路 |
WO1993005512A1 (en) * | 1991-08-28 | 1993-03-18 | Oki Electric Industry Co., Ltd. | Semiconductor storage device |
JP2923114B2 (ja) * | 1992-02-18 | 1999-07-26 | 株式会社沖マイクロデザイン宮崎 | 冗長デコーダ回路 |
KR950000275B1 (ko) * | 1992-05-06 | 1995-01-12 | 삼성전자 주식회사 | 반도체 메모리 장치의 컬럼 리던던시 |
KR950015041B1 (ko) * | 1992-11-23 | 1995-12-21 | 삼성전자주식회사 | 로우리던던시회로를 가지는 고집적 반도체 메모리 장치 |
US5568444A (en) * | 1993-01-08 | 1996-10-22 | Integrated Device Technology, Inc. | Adjacent row shift redundancy circuit having signal restorer coupled to programmable links |
JPH06231598A (ja) * | 1993-02-03 | 1994-08-19 | Nec Ic Microcomput Syst Ltd | Prom回路 |
US5422580A (en) * | 1993-10-14 | 1995-06-06 | Aps Technologies | Switchable active termination for SCSI peripheral devices |
JPH07153296A (ja) * | 1993-11-26 | 1995-06-16 | Nec Corp | 半導体記憶装置 |
US5528539A (en) * | 1994-09-29 | 1996-06-18 | Micron Semiconductor, Inc. | High speed global row redundancy system |
JPH08153399A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体記憶装置 |
-
1995
- 1995-05-25 KR KR1019950013272A patent/KR0157344B1/ko not_active IP Right Cessation
-
1996
- 1996-05-22 US US08/651,374 patent/US5659510A/en not_active Expired - Lifetime
- 1996-05-23 JP JP8128289A patent/JP2868729B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100375997B1 (ko) * | 2000-11-22 | 2003-03-15 | (주)실리콘세븐 | 신뢰성이 향상되는 반도체 메모리 장치의 리페어 회로 |
Also Published As
Publication number | Publication date |
---|---|
US5659510A (en) | 1997-08-19 |
JP2868729B2 (ja) | 1999-03-10 |
JPH097391A (ja) | 1997-01-10 |
KR960043127A (ko) | 1996-12-23 |
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