KR0155825B1 - 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터 및 그 제조방법 - Google Patents
오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터 및 그 제조방법Info
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Abstract
오프셋 게이트-드레인을 갖는 박막 트랜지스터 및 그 제조방법에 대해 기재되어 있다. 이는 오프셋 영역 및 드레인 영역의 불순물 농도가 소오스 영역의 불순물 농도보다 낮을 것을 특징으로하고, 반도체 기판상에 도전층을 형성하느 제1 공정, 도전층을 패터닝하여 박막 트랜지스터의 몸체를 형성하는 제2 공정, 채널영역을 제외한 모든 영역에 불순물을 제1 농도를 주입하는 제3 공정 및 소오스 영역이 될 부분에 불순물을 제2 농도로 주입하는 제4 공정을 포함하는 것을 특징으로 한다. 따라서, 누설전류를 감소시킬 수 있으므로 스탠바이 전류를 감소시킬 수있고, 사진 공정의 여유도를 확보할 수 있다.
Description
제 1 도는 오프셋 게이트-드레인 구조의 박막 트랜지스터를 갖는 종래의 스태틱 랜덤 억세스 메모리장치의 일부를 도시한 단면도이다.
제 2 도는 오프셋 게이트-드레인 구조의 박막 트랜지스터를 갖는 본 발명에 의한 스태틱 랜덤 억세스 메모리장치의 일부를 도시한 단면도이다.
제 3a 도 내지 제 3d 도는 오프셋 게이트-드레인 구조의 박막 트랜지스터를 갖는 본 발명에 의한 스태틱 랜덤 억세스 메모리장치의 제조방법을 설명하기 위해 도시된 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
16 : 게이트 22 : 소오스 영역
24 : 채널영역 26 : 드레인 영역
A : 오프셋 영역
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 스태틱 랜덤 억세스 메모리장치(Static Random Access Memory; 이하 SRAM이라 칭함) 셀을 구성하는 부하소자로, 디플리션(Depletion)형 NMOS 트랜지스터를 사용하였으나, 소비전력이 매우 크기 때문에 현재는 거의 사용하고 있지 않다. 대신에 소비전력이 낮고 비교적 제작이 용이한 고저항의 다결정실리콘을 부하 소자로 사용하는 것이 주류를 이루어 왔다.
그러나, 최근, 반도에 메모리장치가 고집적화되고, 요구되는 부하(load) 저항 값이 점점 높아짐에 따라, 부하 저항을 통해 공급되는 전류(load current)와 셀의 노드에서의 누설 전류와의 차이가 줄어들어 메모리장치의 수율을 떨어뜨리는 원인이 되고 있다.
PMOS 박막 트랜지스터를 부하소자로 사용하는 CMOS형 SRAM은 고저항의 다결정실리콘을 부하소자를 사용했을 경우 발생하는 상기의 문제를 해결하기 위해 제안되었다. CMOS형 SRAM의 경우, 집적도를 증가시키기 위해서는, PMOS 박막 트랜지스터의 오프(off)상태의 누설전류를 억제함으로써 낮은 스탠바이(stand-by) 전류를 얻는 것이 중요하다.
따라서, 게이트와 드레인 사이에 오프셋(offset) 영역을 형성하는 박막 트랜지스터가 낮은 스탠바이 전류를 얻기위한 한 방법으로는 제안되었다. ((1988년, SYMPOSIUN ON VLSI TECHNOLOGY, P49 - 50, ″A, 0.1μA STANDBY CURRENT BOUNCING-NOISE-IMMUNE 1Mb SRAM″, MANABU ANDO et al. 참고).
제 1 도는 오프셋 게이트-드레인 구조의 박막 트랜지스터를 갖는 종래의스태틱 랜덤 억세스 메모리장치의 일부를 도시한 단면도이다.
도면부호 10은 반도체 기판을, 12는 필드산화막을, 14는 불순물층을, 16은 PMOS 박막 트랜지스터의 게이트를, 18은 NMOS의 게이트를, 20은 제1 절연막을, 22 및 26은 PMOS 박막 트랜지스터의 소오스 및 드레인 영역을, 24는 채널영역을, A는 오프셋 영역을, 28은제2 절연막을, 30은 접지선을, 32는 제3 절연막을, 그리고 34는 비트선을 나타낸다.
PMOS 박막 트랜지스터는 보텀 게이트 구조(bottom gate structure)이고, 오프셋 영역(A)은 채널영역(24)와 드레인(26) 사이에 형성되어 있다.
PMOS 박막 트랜지스터의 게이트(16)를 형성한 후, 게이트 절연막, 즉 제1 절연막(20)을 형성한다. 이어서 결과물 전면에, 예컨대 다결정실리콘을 침적한 후 이를 패터닝하여 PMOS 트랜지스터의 몸체(소오스, 드레인 및 채널영역이 형성될 부분)를 형성한다. 계속해서, 채널영역(24)을 제외한 모든 박막 트랜지스터의 몸체에 불순물을 저농도로 주입함으로써 채널영역(24)을 한정하고, 이어서 소오스 영역(22)과 드레인 영역(26)에 불순물을 고농도로 주입하여 오프셋영역(A), P+소오스(22) 및 드레인(26)을 형성한다.
이때, 오프셋 영역(A)에 주입되는 불순물의 농도는 소오스 및 드레인 영역(22 및 26)에 주입되는 불순물의 농도보다 1 내지 2승(order) 정도 낮다. 일반적으로, 오프셋 영역에는 ㎠당 12-14승 정도의 불순물이 주입되고, 소오스 및 드레인 영역에는 ㎠당 15승 정도의 불순물이 주입된다.
게이트와 드레인 사이에 형성된 오프셋(A)은, 첫째 게이트(16)와 드레인(26) 사이에 걸리는 수평전계의 세기를 완화시키고 둘째, 불순물 주입을 저농도로 실시하므로 드레인 영역의 결정결함을 비교적 적게 유발하여 박막 트랜지스터의 누설 전류를 줄일 수 있다. 따라서, 결과적으로 SRAM의 스탠바이 전류를 감소시킬 수 있었다.
그러나, 반도체 메모리장치의 집적도가 점점 커질수록 디자인 룰(design rule)은 점점 작아지고, 이에 따라 박막 트랜지스터들의 게이트 상호간의 간격은 좁아지게 되어, 첫째, 작은 크기의 오프셋을 게이트와 드레인 사이에 정확하게 형성하기 어렵기 때문에 오프셋 영역의 길이 제어를 어렵게 하고, 둘째, 오프셋 영역의 길이 자체를 감소시킨다.
따라서 결과적으로 박막 트랜지스터의 누설전류가 증가하게 되어 스탠바이 전류의 감소를 기대할 수 없다.
본 발명의 목적은 누설전류의 감소 및 사진 공정의 여유도를 확보할 수 있는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기한 박막 트랜지스터를 제조하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터는,
오프셋 영역 및 드레인 영역의 불순물 농도가 소오스 영역의 불순물 농도보다 낮은 것을 특징으로 한다.
본 발명에 있어서, 상기 오프셋 영역의 불순물 농도는 상기 드레인 영역의 불순물 농도와 같은 것이 바람직하고, 더욱 바람직하게는, 상기 오프셋 영역 및 드레인 영역의 불순물 농도는 상기 소오스 영역의 불순물 농도보다 1 내지 2승 정도 낮다. 이때, 상기 오프셋 영역 및 드레인 영역의 불순물 농도는 ㎠당 12-14승 정도이다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터의 제조방법은,
반도에 기판 상에 도전층을 형성하는 제1 공정; 상기 도전층을 패터닝하여 박막 트랜지스터의 몸체를 형성하는 제2 공정; 채널영역을 제외한 모든 영역에 불순물을 제1 농도를 주입하는 제3 공정; 및 소오스 영역이 될 부분에 불순물을 제2 농도로 주입하는 제4 공정을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 공정 이전에, 박막 트랜지스터의 게이트를 형성하는 공정 및 게이트 절연막을 형성하는 공정을 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 제4 공정, 이후에, 게이트 절연막으로 형성하는 공정 및 박막 트랜지스터의 게이트를 형성하는 공정을 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 도전층은 무결정실리콘 또는 다결정실리콘으로 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 제1 농도는 상기 제2 농도보다 1 내지 2승 정도 낮은 것이 바람직하고, 더욱 바람직하게는, 상기 제1 농도는 ㎠당 12 내지 14승 정도이고, 상기 제2 농도는 ㎠당 15승 정도이다.
본 발명에 있어서, 상기 제2 공정 이후에, 문턱 전압 조절을 위해 상기 채널영역에 불순물을 주입하는 공정을 더 포함하는 것이 바람직하다.
따라서, 본 발명에 의한 박막 트랜지스터 및 그 제조방법에 의하면, 드레인 영역 전체가 오프셋(LDD 영역)으로 이용되므로,누설전류의 감소 및 사진 공정의 여유도를 확보할 수 잇다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1도에서 설명한 참조부호와 동일한 도면부호는 동일부분을 나타낸다.
[구조]
제 2 도는 오프셋 게이트-드레인구조의 박막 트랜지스터를 갖는 본 발명에 의한 스태틱 랜덤 억세스 메모리장치의 일부를 도시한 단면도이다.
채널영역(24)과 소오스 영역(22)를 제외한 모든 영역(상기 제 1 도의 경우, 오프셋 영역과 드레인 영역(이 오프셋 영역(A)으로 이용된다. 즉 오프셋 영역(A)은 드레인 영역(26)을 포함하도록 형성되어 있다.
상기 드레인 영역(26)의 불순물 농도와 상기 오프셋 영역(A)의 불순물 농도는 동일하고, 이들은 상기 소오스 영역(22)의 불순물 농도보다 1 내지 2승 정도 낮다. 즉, 드레인 영역(26) 및 오프셋 영역(A)의 불순물 농도는 ㎠당 12-14승 정도이고, 소오스 영역(22)의 불순물 농도는 ㎠당 15승 정도이다.
박막 트랜지스터의몸체, 즉 소오스, 드레인 및 채널영역이 형성될 도전층은 다결정실리콘 또는 비정질실리콘으로 형성되어 있다. 일반적으로 비정질실리콘 보다 다결정실리콘을 더 많이 사용한다.
상기 제 2 도의 경우, 박막 트랜지스터의 게이트(16)가 채널영역(24) 하부에 형성되어 있지만, 상기 게이트가 채널영역 상부에 형성되더라도 본 발명의 효과가 변하는 것이 아니다. 이는 본 발명이 속한 분야에서 통상의 지식을 가진자에게 분명하다.
오프셋 영역이 채널영역과 드레인 영역 사이에 형성되어 오프셋 영역과 드레인 영역을 분명하게 구별을 하던 종래와 달리, 본 발명에서는 드레인 영역가지 모두 오프셋 영역으로 이용하여 드레인 영역과 오프셋 영역을 별도로 구별하지 않기 때문에, 종래보다 더 긴 오프셋 영역을 형성할 수 있다. 따라서, 박막 트랜지스터의 누설 전류를 줄일 수 있고, 결과적으로 스탠바이 전류의 감소를 기대할 수 있다.
[제조방법]
제 3a 도 내지 제 3d 도는 오프셋 게이트-드레인 구조의 박막 트랜지스터를 갖는 본 발명에 의한 스태틱 랜덤 억세스 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
먼저, 제 3a 도는 박막 트랜지스터의 몸체(40)를 형성하는 공정을 도시한 것으로서, 이는 반도체 기판(10)에 필드산화막(12), 박막 트랜지스터의 게이트(16), 벌크 트랜지스터의 게이트(18), 불순물층(14) 및 제1 절연막(즉, 게이트 절연막)을 형성하는 제1 공정, 박막 트랜지스터의드레인 영역과 벌크 트랜지스터의 게이트(18)을 연결시키기 위한 접촉창(1)을 형성하는 제2 공정, 결과물 전면에 제1 도전층을 침적하는 제3 공정, 박막 트랜지스터의 소오스 영역, 채널영역 및 드레인 영역이 될 부분에 제1 감광막 패턴(42)을 형성하는 제4 공정 및 상기 감광막 패턴(42)을 식각마스크로하여 상기 제1 도전층을 부분적으로 제거함으로써 상기 박막 트랜지스터의 몸체(40)를 형성하는 제5 공정으로 진행된다.
이때, 상기 제1 도전층은, 예컨대 다결정실리콘(poly silicon) 또는 비정질실리콘(amorphous silicon)으로 형성되고, 예컨대 200Å-500Å의 두께로 형성된다. 또한 박막 트랜지스터의 게이트(16) 및 벌크 트랜지스터의 게이트(18)에는 N형 또는 P형의 불순물이 도우프된다.
제 3b 도는 채널영역(24)을 한정하는 공정을 도시한 것으로서, 이는 상기 감광막 패턴(제 3a 도의 도면부호 42)을 제거하는 제1 공정, 채널영역이 될 부분을 덮는 모양의 제1 이온주입 마스크(44)을 상기 몸체상에 형성하는 제2 공정 및 결과물 전면에, 예컨대 보론(B)이온과 같은 P형 불순물(45)을 제1 농도로 주입함으로써 상기 채널영역(24)을 한정하는 제3 공정으로 진행된다.
이때, 상기 제2 공정 전에, 채널영역이 될 부분을 노출시키는 모양의 이온주입 마스크를 형성하는 공정 및 채널영역에 트랜지스터이 문턱전압을 조절하기 위한 불순물을 주입하는 공정을 더 행할수도 있다.
상기 제1 농도는 ㎠당 12 내지 14승이다.
제 3c 도는 소오스 영역(22), 오프셋 영역(A), 및 드레인 영역(26)을 한정하는 공정을 도시한 것으로서, 이는 상기 제1 이온주입 마스크(제 3b 도의 도면부호 44)를 제거하는 제1 공정, 채널영역(24), 드레인 영역(26) 및 오프셋 영역(A)이 될 부분을 덮는 모양의 제2 이온주입 마스크(46)를 결과물 상에 형성하는 제2공정 및 결과물 전면에, 예컨대 보론이온과 같은 P형 불순물(47)을 제2 농도로 주입함으로써 상기 소오스 영역(22)을 한정하는 제3 공정으로 진행된다.
상기 오프셋 영역(A)는 드레인 영역(26)을 포함하는 형태로 한정된다. 즉, 상기 오프셋 영역과 드레인 영역은 동일 영역에 형성된다. 상기 제2 농도는 ㎠당 15승이다. 상기 제1 농도는 상기 제2 농도보다 1 내지 2승 정도 낮다.
제 3d 도는 접지선(30) 및 비트선(34)을 형성하는 공정을 도시한 것으로서, 이는 상기 제2 이온주입 마스크(제 3c 도의 도면부호 46)을 제거하는 제1공정, 박막 트랜지스터가 형성되어 있는 결과물상에 제2 절연막을 식각하여 접촉창을 형성하는 제3 공정, 결과물 전면에 제2 도전층을 형성한 후, 패터닝하여 상기 접지선(30)을 형성하는 제4 공정, 결과물 상에 제3 절연막(30)을 형성하는 제5 공정 및 상기 제3 절연막(30) 상에 비트선(34)을 형성하는 제6 공정으로 진행된다.
상기 제 3a 도 내지 제 3d 도는 보텀 게이트를 갖는 박막 트랜지스터의 경우를 도시하였지만, 톱 게이트(top gate)의 경우에도 본 발명의 효과는 동일하다
본 발명에 의한 박막 트랜지스터 및 그 제조방법에 의하면, 드레인 영역까지 오프셋 영역으로 이용하므로,
첫째, 두 번의 불순물 주입 공정으로 드레인 영역을 형성하던 종래와는 달리 한 번의 불순물 주입 공정만으로 드레인 영역을 형성할 수 있으므로, 불순물 주입 공정에 필수적으로 수반하는 결정결함이 종래보다 줄어든다.
둘째, 종래에는 오프셋 영역을 형성하기 위해서, 소오스 영역 뿐만아니라 드레인 영역까지 노출하는 이온주입 마스크를 형성해야 하기 때문에, 두 영역과 정확히 얼라인(align)되도록 마스크를 패터닝하는 것이 어려웠으나, 본 발명에 의하면, 소오스 영역만을 노출하면 되므로 종래보다 사진 공정의 여유도가 크다. 즉, 작은 크기의 오프셋을 게이트와 드레인 사이에 정확하게 형성하기 어렵기 때문에 오프셋 영역의 길이 제어를 어렵게 하던 사진 공정상의 난점이 해소되었다.
셋째, 드레인 영역을 모두 오프셋 영역으로 확보할 수 있으므로, 오프셋 영역이 작아지는데서 발생하는 누설전류의 증가를 방지할 수있다.
따라서, 본 발명에 의하면, 누설전류를 감소시킬 수 있으므로 스탠바이 전류를 감소시킬 수 있고, 사진 공정의 여유도를 확보할 수 있다.
본 발명은 상기의 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.
Claims (11)
- 오프셋 영역 및 드레인 영역의 불순물 농도가 소오스 영역의 불순물 농도보다 낮을 것을 특징으로 하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터.
- 제1항에 있어서, 상기 오프셋 영역의 불순물 농도는 상기드레인 영역의 불순물 농도와 가은 것을 특징으로 하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터.
- 제2항에 있어서, 상기 오프셋 영역 및 드레인 영역의 불순물 농도는 상기 소오스 영역의 불순물 농도보다 1 내지 2승 정도낮은 것을 특징으로 하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터.
- 제3항에 있어서, 상기 오프셋 영역 및 드레인 영역의 불순물 농도는 ㎠당 12-14승 정도인 것을 특징으로 하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터.
- 반도체 기판 상에 도전층을 형성하는 제1 공정; 상기 도전층을 패터닝하여 박막 트랜지스터의 몸체를 형성하는 제2공정; 채널영역을 제외한 모든 영역에 불순물을 제1 농도를 주입하는 제3 공정; 및 소오스 영역이 될 부분에 불순물을 제2 농도로 주입하는 제4 공정을 포함하는 것을 특징으로하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1 공정 이전에, 박막 트랜지스터의 게이트를 형성하는 공정 및 게이트 절연막을 형성하는 공정을 더 포함하는 것을 특징으로하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제4 공정 이 후에, 게이트 절연막을 형성하는 공정 및 박막 트랜지스터의 게이트를 형성하는 공정을 더 포함하는 것을 특징으로 하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 도전층은 무결정실리콘 또는 다결정실리콘으로 형성되는 것을 특징으로 하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1 농도는 상기 제2 농도보다 1 내지 2승정도 낮은 것을 특징으로하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제1 농도는 ㎠당 12 내지 14승 정도이고, 상기 제2 농도는 ㎠당 15승 정도인 것을 특징으로 하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제2 공정 이후에, 문턱전압 조절을 위해 상기 채널영역에 불순물을 주입하는 공정을 더 포함하는 것을 특징으로하는 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터의 제조방법.
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| KR1019950014345A KR0155825B1 (ko) | 1995-05-31 | 1995-05-31 | 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950014345A KR0155825B1 (ko) | 1995-05-31 | 1995-05-31 | 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터 및 그 제조방법 |
Publications (2)
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|---|---|
| KR970036145A KR970036145A (ko) | 1997-07-22 |
| KR0155825B1 true KR0155825B1 (ko) | 1998-10-15 |
Family
ID=19416241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950014345A KR0155825B1 (ko) | 1995-05-31 | 1995-05-31 | 오프셋 게이트-드레인 구조를 갖는 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
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1995
- 1995-05-31 KR KR1019950014345A patent/KR0155825B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970036145A (ko) | 1997-07-22 |
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