KR0167611B1 - 트랜지스터 제조 방법 - Google Patents

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Abstract

게이트 전극이 활성영역 전체를 덮지 않도록 형성함으로써 소자의 집적화에 기여할 수 있음과 동시에 트랜지스터의 온/오프 특성을 유지할 수 있는 트랜지스터 제조 방법에 관한 것으로, 반도체층 상에 소자분리막을 형성하고, 상기 소자분리막과 인접한 상기 반도체층 내에 불순물 도핑 영역을 형성하고, 상기 반도체층 상에 게이트 전극을 형성하되, 상기 게이트 전극과 상기 불순물 도핑 영역 사이에 상기 반도체층이 노출되도록 한 후, 상기 게이트 전극과 상기 불순물 도핑 영역 사이에 노출된 상기 반도체층 내에 이온을 주입하여 소오스 및 드레인 영역을 형성하는 것으로 이루어진다. 이에 의해 게이트 전극이 활성영역을 충분히 덮지 않고도 소자의 특성을 유지할 수 있으며, 소자의 안정성 및 집적도를 향상시키는 효과를 얻을 수 있다.

Description

트랜지스터 제조방법
제1도는 종래 트랜지스터의 평면도 및 단면도.
제2a도 내지 제2c도는 본 발명에 따른 트랜지스터 제조 공정 단면도.
제3도는 제2c도의 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : P웰
13 : 소자분리 마스트 패턴 14 : 필드산화층
15, 15' : 불순물 도핑영역 16 : 게이트 절연층
17 : 게이트 전극 18 : 스페이서
19 : 활성영역 20, 20' : 소오스 및 드레인 영역
본 발명은 트랜지스터 제조방법에 관한 것으로, 특히 게이트 전극을 활성영역 전체를 덮지 않도록 형성함으로써 소자의 집적화에 기여함과 동시에 트랜지스터의 온/오프 특성을 유지할 수 있는 트랜지스터 제조방법에 관한 것이다.
SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory)과 같은 반도체 소자에서 트랜지스터는 매우 중요한 구성요소이다.
첨부된 도면 제1도는 종래 트랜지스터의 평면도 및 단면도를 나타낸 것이다. 제1도에 도시한 바와 같이 트랜지스터의 온/오프 특성을 유지하기 위하여 종래에는 게이트 전극(1)이 활성영역(2)을 충분히 덮도록 형성하는 '게이트 확장' 방법을 사용하였다.
그러나, 소자의 집적도가 증가함에 따라 '게이트 확장'을 충분히 하기가 용이하지 않기 때문에 트랜지스터의 온/오프 상태를 정상적으로 유지하기 어려운 문제점이 제기되었다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 넓은 면적을 차지하는 '게이트 확장' 방법을 사용하지 않고도 트랜지스터의 온/오프 상태를 정상적으로 유지할 수 있도록 하는 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 트랜지스터 제조 방법에 있어서, 반도체층 상에 소자분리막을 형성하는 제1 단계; 상기 소자분리막과 인접한 상기 반도체층 내에 불순물 도핑 영역을 형성하는 제2 단계; 상기 반도체층 상에 게이트 전극을 형성하되, 상기 게이트 전극과 상기 불순물 도핑 영역 사이에 상기 반도체층이 노출되도록 하는 제3 단계; 및 상기 게이트 전극과 상기 불순물 도핑 영역 사이에 노출된 상기 반도체층 내에 이온을 주입하여 소오스 및 드레인 영역을 형성하는 제4 단계를 포함한다.
이하, 첨부된 도면 제2a 도 내지 제2c 도 및 제3도를 참조하여 본 발명의 바람직한 일시예를 상세히 설명한다.
제2a 도 내지 제2c 도는 본 발명의 일실시예에 따른 NMOS트랜지스터 제조 공정 단면도이며, 제3도는 제2c 도의 평면도로서, 도면에서 11은 실리콘 기판, 12는 P웰, 13은 소자분리 마스크 패턴, 14는 필드산화층, 15 및 15'는 불순물 도핑영역, 16은 게이트 절연층, 17은 게이트 전극, 18은 스페이서, 19는 활성영역을 각각 나타낸다.
먼저, 제2a도에 도시된 바와 같이 실리콘 기판(11)에 P웰(well)(12), 소자분리 마스크 패턴(13) 및 필드산화층(14)을 차례로 형성한다. 이때, 공지된 바와 같이 필드산화층(14)의 중심부는 두껍게 형성되고, 버즈비크(bird's beak)라 불리우는 필드산화층(14)의 양단은 중심부 보다 비교적 얇게 형성된다.
상기 필드산화층(14)이 형성된 후, 30KeV 내지 60KeV의 엔지로 이온을 주입한다. 이때, 필드산화층(14) 중심부 아래의 상기 P웰(12) 내에는 이온이 주입되지 않고, 상기 필드산화층(14) 양단 아래의 P웰(12) 내에만 이온이 주입되어, 제2a도에 도시된 바와 같이 필드산화층(14)과 인접한 상기 실리콘 기판(11) 내에 고농도 불순물 도핑영역(15)이 형성된다.
본 발명의 일실시예에서는 P웰(12) 상에 NMOS트랜지스터를 형성하는 과정을 예로써 설명하기 때문에 제2a도에 도시한 바와 같이 상기 고농도 불순물 도핑영역(15)을 p형으로 도시하였지만, N웰 상에 PMOS를 형성하는 경우에는 상기 고농도 불순물 도핑영역(15)은 n형이 될 수도 있다.
제2b도 및 제2c도는 제2a도에서 하나의 필드산화층(14)과 인접한 부분을 확대하여 도시한 것이다.
상기 고농도 불순물 도핑영역(15)을 형성한 후, 제2b도에 도시한 바와 같이 상기 소자분리 마스크 패턴(13)을 제거하고, 희생산화층(도시하지 않음) 형성 공정, 채널의 문턱전압 조절을 위한 이온주입 공정 등을 실시한다.
이어서, 상기 P웰(12) 상에 게이트 절연층(16) 및 게이트 전극(17)을 차례로 형성한다. 이때, 상기 게이트 전극(17)의 단부는 상기 고농도 불순물 도핑영역(15)으로부터 소정거리를 두고 위치하여 상기 필드산화층(14)과 중첩되지 않는다. 즉, 상기 게이트 전극(17)과 상기, 고농도 불순물 도핑영역(15) 사이에서도 상기 P웰(12)의 표면 일부가 노출된다.
다음으로, 제2c도에 도시된 바와 같이 소오스 및 드레인 형성을 위하여 P웰(12) 내에 n형 불순물을 이온주입한다. 즉, 저도핑 드레인(lightly doped drain, LDD) 구조를 형성하기 위하여, 저농도의 n형 불순물을 이온주입하는 1차 n형 이온주입 공정을 실시해서 저도핑 소오스 및 드레인 영역(20)을 형성하고, 상기 1차 n형 이온주입 공정보다 비교적 농도가 높도록 2차 n형 이온주입 공정을 실시하여 고도핑 소오스 및 드레인 영역(20')을 형성한다. 이로써, 상기 게이트 전극(17)과 상기 고농도 불순물 도핑영역(15) 사이에 노출된 상기 P웰(12) 내에 저도핑 드레인 구조의 소오스 및 드레인 영역이 형성된다.
상기 소오스 및 드레인 형성을 위한 1차 및 2차 n형 이온주입 과정에서, p형의 상기 고농도 불순물 도핑영역(15)에 n형 이온이 주입되어 저농도 불순물 도핑영역(15')으로 변환된다.
전술한 공정을 통하여 형성된 본 발명의 트랜지스터는 제3도에 도시된 바와 같이 적어도 게이트 전극이 활성영역(19)을 충분히 덮지 않고도 소자의 특성을 유지할 수 있으며, 소자의 안정성 및 집적도를 향상시키는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (7)

  1. 트랜지스터 제조 방법에 있어서, 반도체층 상에 소자분리막을 형성하는 제1 단계; 상기 소자분리막과 인접한 상기 반도체층 내에 불순물 도핑 영역을 형성하는 제2 단계; 상기 반도체층 상에 게이트 전극을 형성하되, 상기 게이트 전극과 상기 불순물 도핑 영역 사이에 상기 반도체층이 노출되도록 하는 제3 단계; 및 상기 게이트 전극과 상기 불순물 도핑 영역 사이에 노출된 상기 반도체층 내에 이온을 주입하여 소오스 및 드레인 영역을 형성하는 제4 단계를 포함하는 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제1 단계는, 상기 반도체층 상에 소자분리 마스크 패턴을 형성하는 단계를 더 포함하고, 상기 제2 단계는 상기 소자분리 마스크 패턴을 이온주입 마스크로 사용하여 이온주입을 실시하는 단계; 및 상기 소자분리 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 반도체층 및 상기 불순물 도핑 영역은 제1 도전형으로 형성하고, 상기 소오스 및 드레인 영역은 제2 도전형으로 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
  4. 제3항에 있어서, 상기 제2 단계에서 상기 이온주입시의 에너지는, 30KeV 내지 60KeV로 설정하는 것을 특징으로 하는 트랜지스터 제조 방법.
  5. 제3항에 있어서, 상기 불순물 도핑 영역의 농도는 상기 반도체층의 농도보다 높은 것을 특징으로 하는 트랜지스터 제조 방법.
  6. 제3항에 있어서, 상기 제4 단계는, 상기 게이트 전극과 상기 불순물 도핑 영역 사이에 노출된 상기 반도체층 내에 제2 도전형의 이온을 주입하여 저도핑 드레인 영역을 형성하는 제5 단계; 및 상기 게이트 전극 측벽에 스페이서를 형성하고, 상기 반도체층 내에 제2도전형의 이온을 주입하여 고도핑 드레인 영역을 형성하는 제6 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  7. 제6항에 있어서, 상기 제4 단계에서, 상기 불순물 도핑 영역 내에도 제2 도전형의 이온을 주입하여, 상기 제2 단계에서 형성된 상기 불순물 도핑 영역의 농도 보다 상대적으로 낮은 농도를 갖는 불순물 도핑 영역을 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
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