KR0154781B1 - 습식 식각을 이용한 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 습식 식각을 이용한 박막 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 고농도 콘택층을 습식 식각으로 형성하는 박막 트랜지스터의 제조 방법에 관한 것이다. 기판 위에 게이트 전극을 형성하고 절연막 및 비정질 실리콘을 증착하고 Si-Ge 막을 형성하고 Si-Ge 막 및 비정질 실로콘을 식각하고 도전 물질을 적층하고 식각하여 소스/드레인 전극을 형성하고 소스/드레인 전극을 마스크로 하여 질산, 불산, 초산 및 탈 이온수를 조성한 식각액을 이용하여 습식 식각 방법으로 Si-Ge 막을 식각한다. 따라서, 본 발명에 따른 박막 트랜지스터는 Si-Ge 막으로 된 콘택층을 식각할 때 적정한 조성비를 가지는 식각액을 이용하여 습식 식각함으로써 안정된 식각 공정을 행할 수 있어 에치 백 구조에서도 균일한 활성 채널을 형성하여 소자 특성을 구현할 수 있고, 소스/드레인 전극의 금속층의 접촉면에서 콘택 저항을 개선하는 효과가 있다.
Description
제1도 및 제2도는 일반적인 박막 트랜지스터의 구조를 나타낸 단면도이고,
제3도 (a) 내지 (e)는 본 발명에 따른 박막 트랜지스터의 구조를 그 공정 순서에 따라 도시한 단면도이며,
제4도는 완성된 박막트랜지스터의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,1',11 : 기판 2,2',21 : 게이트 전극
3,3',31 : 절연막 4,4',41 : 반도체 층
5,5',51 : 콘택 층 6,6', 61 : 소스 전극
7,7',71 : 드레인 전극 8,8',81 : 보호막
10 : 에치 스토퍼
본 발명은 습식 식각을 이용한 박막 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 고농도 콘택층을 습식 식각으로 형성하는 박막 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터는 액정 표시 장치에서 스위칭 동작을 하는 능동 소자로 대면적, 고정세화, 자연색 구현으로 가는 현재의 박막 트랜지스터의 성능은 제품의 질을 결정하는 요소로서 전체적인 제조공정에서 차지하는 비중이 매우 크다 할 수 있다.
그러면, 첨부한 도면을 참고로 하여 일반적인 박막 트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도 및 제2도는 일반적인 박막 트랜지스터의 구조를 도시한 단면도이다.
제1도는 비정질 실리콘을 사용하는 박막 트랜지스터의 구조 중 에치백(etch back) 구조를 나타낸 것이다.
기판(1) 위에 게이트 전극(2)이 형성되어 있고 기판(1) 상부에 게이트 전극(2)을 덮는 게이트 절연막(3)이 형성되어 있다. 그리고 게이트 절연막(3) 상부에 게이트 전극(2)과 대응하는 폭보다 넓은 폭으로 비정질 실리콘으로 이루어진 반도체층(4)이 형성되어 있고, 반도체층(4) 위에 반도체층(4)과 동일한 폭을 가지면서 중앙부에는 형성되어 있지 않으며 고농도로 도핑된 규소로 된 콘택층(5)이 형성되어 있다. 그리고, 중앙부에서는 콘택층(5)과 동일한 폭을 가지면서 양쪽 외부로는 두 부분의 콘택층(5)보다 넓은 폭으로 두 개의 전극(6,7)이 형성되어 있는데, 두 전극(6,7) 중 하나는 소스 전극이고 다른 하나는 드레인 전극이다. 그리고 기판(1) 상부에 보호막(8)이 형성되어 있다.
제2도는 에치 스토퍼(etch stopper) 구조를 나타낸 것으로서, 전체적으로 제1도의 구조와 유사하지만 콘택층(5')이 형성되어 있지 않는 게이트 전극(2')과 대응되는 반도체층(4') 상부에 에치 스토퍼(10')가 형성되어 있다.
여기서, 콘택층은 일반적으로 고농도로 도핑된 비정질 실리콘으로 이루어지는데, 반도체층 위에 금속층을 직접 형성하면 두 층의 접촉면에서 일함수 차이에 의한 쇼트키 장벽(schottky barrier)이 형성되어 콘택 저항이 증가하므로 콘택 저항을 감소시키기 위하여 형성하는 층이다. 이렇게 고농도로 도핑된 물질을 형성하면 금속층과 접합면에서 터널링(tunneling)에 의한 전도가 커져 콘택 저항이 감소하게 된다.
고농도로 도핑된 비정질 실리콘으로 된 콘택층을 가지는 일반적인 에치 백형 박막 트랜지스터의 제조 방법은 다음과 같이 이루어진다.
투명한 절연 기판(1) 위에 금속 막을 증착하고 패터닝하여 게이트 전극(2)를 형성한다. 그리고 기판(1) 위에 PECVD(plasma enhanced chemical vapor deposition) 방법을 이용하여 연속적으로 절연막(3) 및 비정질 실리콘층을 형성한다.
이어, 실란(silane)(SiH4), 수소(H2), 수소화인(PH3)을 PECVD 방법을 이용하여 증착하여 고농도로 도핑된 비정질 실리콘층을 형성한다. 이때, 수소는 비정질 실리콘의 네트웍을 구조적으로 완화시키고 Si 대글링 본드(dangling bond)의 수를 갑소시키는 역할을 하고 PH3의 P는 고농도로 도핑되어 콘택 저항을 감소시키는 역할을 한다.
그리고 박막 트랜지스터가 형성되는 활성 영역을 패터닝하여 반도체층(4) 및 콘택층(5)을 형성한다. 기판(1) 위에 금속막을 형성하고 중앙부를 제거하여 소스/드레인 전극(6,7)을 형성하고 소스/드레인 전극(6,7)을 마스크로 하여 중앙에 금속막이 형성되어 있지 않은 부분의 콘택층(5)을 식각을 통하여 제거한다.
그러나 이러한 대표적인 두 가지 구조에서, 에치 스토퍼 구조에서는 에치 스토퍼가 존재하기 때문에 콘택층(5')의 중앙부를 식가할 때, 반도체층(4')이 식각되지 않도록 하여 공정상에 큰 어려움이 없어 결과적으로 반도체층에서 균일한 활성 채널을 얻을수 있으나, 에치 백 구조에서는 반도체층(4) 위의 중앙부에 콘택층(5)을 제거할 때, 연속적으로 증착된 상부의 콘택층과 하부의 반도체층은 모두 비정질 실리콘이므로 둘 사이에 식각 선택비(etching selectivity)가 없기 때문에 반도체층에 균일한 활성 채널을 유지하기 위해 불필요하게 반도체층인 비정질 실리콘을 두껍게 증착해야 하고, 이로 인하여 공정 시간이 길어지는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 콘택층을 Si-Ge 막으로 형성하고 이 콘택층을 식각할 때 적정한 조성의 식각액을 사용하여 식각함으로써 비정질 실리콘층의 식각 선택비를 높이는 데 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 콘택층 제거용 식각액은, 박막 트랜지스터의 반도체층과 금속 전극 사이에 있는 Si-Ge 막을 상기 반도체층에 대하여 선택적으로 식각할 때 사용되는 식각액으로서, 질산 40~50, 불산 5~10, 초산 5~10, 탈이온수 30~50의 부피비를 가지고 있다.
그리고 이러한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법은, 기판 위에 게이트 전극을 형성하는 단계, 절연막 및 비정질 실리콘을 증착하는 단계, Si-Ge 막을 형성하는 단계, 상기 Si-Ge 막 및 비정질 실리콘을 식각하는 단계, 도전 물질을 적층하고 식각하여 소스/드레인 전극을 형성하는 단계, 상기 소스/드레인 전극을 마스크로 하여 질산, 불산, 초산 및 탈이온수를 조성한 식각액을 이용하여 습식 식각 방법으로 상기 Si-Ge 막을 식각하는 단계를 포함하고 있다.
본 발명에 따른 이러한 박막 트랜지스터의 제조 방법에서는 실리콘과 게르마늄으로 이루어진 콘택층을 적정한 조성의 식각액을 사용하여 습식 식각하므로 접촉면에서 식각 선택비가 향상된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 박막 트랜지스터의 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제3도 (a) 내지 (e)는 본 발명에 따른 박막 트랜지스터의 구조를 그 공정 순서에 따라 도시한 단면도이며, 제4도는 완성된 박막트랜지스터의 단면도이다.
제3도 (a)에서 보는 바와 같이, 기판(11) 위에 알루미늄, 크롬 등과 같은 금속 물질을 적층하고 게이트 마스크를 이용하여 게이트 전극(21)을 형성한다.
기판(11)위에 PECVD 방법으로 게이트 절연막, 비정질 실리콘 및 고농도 n형의 Si-Ge 막을 차례로 형성한다. 이때 Si-Ge 막에서 Ge의 함량은 25% 이하가 되도록 한다. [제3도 (b) 참조]
이어, 액티브 마스크를 이용하여 n형 고농도 Si-Ge 막 및 비정질 실리콘층을 패터닝하여 콘택층(51) 및 반도체층(41)을 형성한다. [제3도 (c) 참조]
그리고, 기판(11) 상부에 금속막을 형성하고 소스/드레인 마스크를 이용하여 게이트 전극(21)과 대응되는 콘택층(51)의 표면이 노출되도록 하여 소스전극(61) 및 드레인 전극(71)을 형성한다. [제3도 (d) 참조]
다음 소스/드레인 전극(61,71)을 마스크로 하여 콘택층(51)을 습식 식각하여 반도체층(41)의 일부 표면이 노출되도록 형성한다. [제3도 (e) 참조]
여기서, Si나 Ge의 습식 식각에서 사용되는 식각 메카니즘(etch mechanism)은 다음과 같다.
주로 쓰이는 식각액은 불산(hydrofluoric acid)과 질산(nitric acid)의 혼합 용액으로서, 주로 질산은 70% 농도인 것을 사용하며 불산은 49%의 농도인 것을 적당히 희석하여 사용한다.
질산이 실리콘과 게르마늄의 원자와 반응하여 이산화규소(SiO2)나 이산화게르마늄(GeO2)이 형성되고, 이 이산화규소 또는 이산화게르카늄이 불산에 의해 식각된다. 이러한 메카니즘에서 반응속도는 실리콘과 게르마늄이 산화되는 시간과 산화된 산화규소와 산화게르마늄을 불산이 식각하는 시간에 의해 결정되며, 규소가 전체 반응 속도에 더 큰 결정 요인이 된다.
식각 메카니즘의 첫 단계인 산화에서 게르마늄은 시릴콘보다 빨리 산화물을 형성하여 식각되므로 결과적으로 실리콘보다 빨리 식각된다. 결국, 게르마늄을 실리콘과 혼합하였을 때, 게르마늄이 빨리 식각되고 남은 n+Si-Ge 막은 불안정한 상태가 되어 Si가 식각액에 공격당하기 쉬워지므로 고농도 Si-Ge층의 식각율은 Si의 단일 막에서보다 높아진다.
본 실시예에서 식각액의 조성 비율은 다음과 같이 이루어진다.
질산은 ___~___ 중량%의 것을 사용하며, 식각액에서 부피의 비는 전체를 100으로 할 때 ___~___로 한다. 불산의 농도는 불화 수소에 의해서 고농도 Si-Ge 막을 식각할 때 소스/드레인 금속막이 피해를 입지 않도록 조절해야 하는데, 소량의 불화수소만으로도 Si-Ge 막의 식각이 가능하므로, ___~___중량%의 것을 사용하고 부피비는 ___~___으로 한다. 그리고 보조적인 첨가물로서 초산은 ___~___, 탈이온수(de-ionized water)는 ___~___이 되게 부피비를 정한다. 이때 공정 시간을 줄이기 위해서는 보조 첨가물인 초산과 탈이온수를 줄이고 불산의 희석 비율을 줄이면 된다.
마지막으로 기판(11)의 상부에 보호막을 형성한다. (제4도 참조)
본 발명의 실시예에 따라 다음과 같이 식각액을 조성하였다.
이때, 식각률은 Si 막에 비하여 ___~___로 향상되었다.
따라서, 본 발명에 따른 박막 트랜지스터는 콘택층을 Si-Ge 막으로 형성하고 적정한 조성비를 가지는 식각액을 이용하여 습식 식각함으로써 안정된 식각 공정을 행할 수 있어 에치 백 구조에서도 균일한 활성 채널을 형성하여 소자 특성을 구현할 수 있고, 소스/드레인 전극의 금속층의 접촉면에서 콘택 저항을 개선하는 효과가 있다.
Claims (8)
- 박막 트랜지스터의 반도체층과 금속 전극 사이에 있는 Si-Ge 막을 상기 반도체층에 대하여 선택적으로 식각할 때 사용되는 식각액으로서, 질산 40~50 부피%, 불산 5~10 부피%, 초산 5~10 부피%, 탈이온수 30~50 부피%를 포함하는 식각액.
- 제1항에 있어서, 상기 질산의 농도는 65~75 중량%인 식각액.
- 제1항에 있어서, 상기 불산의 농도는 1~5 중량%인 식각액.
- 기판 위에 게이트 전극을 형성하는 단계, 절연막 및 비정질 실리콘을 증착하는 단계, Si-Ge 막을 형성하는 단계, 상기 Si-Ge 막 및 비정질 실리콘을 식각하는 단계, 도전 물질을 적층하고 식각하여 소스/드레인 전극을 형성하는 단계, 상기 소스/드레인 전극을 마스크로 하여 질산, 불산, 초산 및 탈이온수를 조성한 식각액을 이용하여 습식 식각 방법으로 상기 Si-Ge 막을 식각하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제4항에 있어서, 상기 Si-Ge 막에서 Ge를 25% 이하로 형성하는 박막 트랜지스터의 제조 방법.
- 제4항에 있어서, 상기 식각액에서 질산, 불산, 초산 및 탈 이온수의 부피비는 40~50 : 5~10 : 5~10 : 30~50 으로 하는 박막 트랜지스터의 제조 방법.
- 상기 제4항 내지 제6항 중 어느 한 항에서, 상기 질산의 농도는 65~75 중량%인 것을 사용하는 박막 트랜지스터의 제조 방법.
- 상기 제4항 내지 제6항 중 어느 한 항에서, 상기 불산의 농도는 1~5 중량%인 것을 사용하는 박막 트랜지스터의 제조 방법.
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Cited By (2)
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| KR100542722B1 (ko) * | 1997-11-12 | 2006-04-12 | 삼성전자주식회사 | 반도체장치제조용식각액조성물및이를이용한반도체장치의제조방법 |
| US7566659B2 (en) | 2004-06-22 | 2009-07-28 | Samsung Electronics Co., Ltd. | Method of forming fine pattern of semiconductor device using SiGe layer as sacrificial layer, and method of forming self-aligned contacts using the same |
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| KR100422808B1 (ko) * | 2000-12-30 | 2004-03-12 | 한국전자통신연구원 | 매우 얇은 활성층을 가지는 박막 트랜지스터의 제조방법 |
| KR100878047B1 (ko) * | 2007-10-19 | 2009-01-13 | (주)조은시스템 | 장력 감지 센서를 이용한 보안 시스템 및 방법 |
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1995
- 1995-10-31 KR KR1019950038698A patent/KR0154781B1/ko not_active IP Right Cessation
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