JPH0536720A - 薄膜電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】本発明の薄膜電界効果型トランジスタでは、ゲ
ート電極２に対してｎ型非晶質シリコン１が隣接して下
方に配置されている。これらの２層は同一パターンで形
成した後、ゲート電極２のみをサイドエッチさせてお
く。この構造はＴＦＴの方面露光に用いる。ソース領域
５，ドレイン領域６はイオン注入により形成する。さら
にソース・ドレイン電極は非晶質シリコン表面に形成す
るクロムシリサイド層１２−１，１２−２を利用する。
クロムシリサイド層とノンドープ非晶質シリコン薄膜４
は直接コンタクトするとＯＦＦ電流が増大する。このた
め２つの領域を明確に区別するため、これを制限する第
１，第２のチャネル保護膜１０ａ，１１ａは２回にわた
って形成する。この形成に１と２をマスクとして用いた
２回の背面露光を用いることにより、非常に制御性が良
い。 【効果】本発明からなるＴＦＴは低寄生抵抗，低寄生容
量でばらつきが少ない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマトリクス表示素子など
に用いる薄膜電界効果型トランジスタおよびその製造方
法に関する。

【０００２】

【従来の技術】ガラスなどの絶縁性基板上にシリコン薄
膜を用いて薄膜トランジスタを構成する技術は、アクテ
ィブマトリクス液晶表示装置を構成する中心的技術とし
て重要である。アクティブマトリクス液晶表示装置を高
性能化を図る上で、画素のスイッチング素子としての、
薄膜電界効果型トランジスタ（以下ＴＦＴと記す。）の
高性能化が要求される。その一つの方策として、ＴＦＴ
を自己整合化して作製することにより、フォトリソグラ
フィプロセスにおける目合わせの負担を軽減し、ＴＦＴ
の短チャネル化を行なうことが提案されている。今日一
般的に多く用いられ、ゲートを基板側に配するいわゆる
逆スタガード構造をとるＴＦＴにおいては、ゲート電極
とソース・ドレイン電極がノンドープ非晶質シリコン膜
を挟んで反対側にあり、この間の微妙な目合わせを大面
積において、確実に行うことがポイントとなる。

【０００３】これを行う１つの方法として、図２を参照
すると、ゲート電極２αをマスクとして背面露光を行う
ことによりパッシベーション絶縁膜を自己整合的にパタ
ーニングしてチャネル保護膜１０αを形成し、これをマ
スクとしてイオン注入を行い、選択的にｎ型のソース領
域５，ドレイン領域６を形成した後、この表面にＣｒな
どの金属を成膜し、非晶質シリコン膜３の表面にフロム
シリサイド膜などを形成して低抵抗にして、ソース電極
１２−１，ドレイン電極１２−２として用いることによ
り、プロセス全体を自己整合化させる方法が提案されて
いる。この方式ではゲート電極とソース・ドレイン間の
微妙な目合わせが不要でかつ寄生容量が小さくすること
ができる。

【０００４】このとき、ソース・ドレイン電極として用
いる金属シリサイド膜が、直接ノンドープ非晶質シリコ
ン膜と接する部分が存在すると、ゲート電極２αに負の
電圧を印加した場合に、この部分に電界集中が起き、こ
の強電界により正孔による電流がショットキー接合を越
えて流れ、ドレイン電流（ＯＦＦ電流）がドレイン電圧
に対して非線形的に増大する現象が見られる。このよう
な金属シリサイド膜とノンドープ非晶質シリコン膜との
接合を避けるために、図３に示すようにチャネル保護膜
の下にもソース・ドレイン電極の境界からある程度の領
域でリンをドーピングした構造を、特願平０１−１３９
５２１で提案した。この構造をとることによりＯＦＦ電
流は著しく抑制できる。

【０００５】図３に示すＴＦＴの製造方法について説明
すると、ノンドープ非晶質シリコン膜４上に第１のパッ
シベーション膜（ＳｉＮ_x 膜）、第２のパッシベーショ
ン膜（ＳｉＮ_y 膜）を順次に堆積する。この場合、希弗
酸に対するエッチングレートを上部のＳｉＮ_y 膜で大き
く、下部のＳｉＮ_x 膜で小さくするように作成条件を設
定する。例えば、ＳｉＨ₄ −ＮＨ₃ 系のＣＶＤ法で形成
する場合、ＳｉＨ₄／ＮＨ₃ の流量比を１程度にすると
エッチングレートは小さくなり５程度にすると大きくな
る。次に、第１，第２のパッシベーション膜の２層膜を
１回の背面露光を利用してパターニングする。その際
に、希弗酸に浸すと上部のＳｉＮ_y 膜のみをサイドエッ
チさせ、段差構造のチャネル保護膜を形成する。この
時、上部のＳｉＮ_y を厚く、下部のＳｉＮ_x を薄くし、
イオン注入を行う際に下部のＳｉＮ_x のみを透過するよ
うにしておけば、チャネル保護膜の下にもリンがドーピ
ングされており、しかもＴＦＴのチャネルを形成する領
域にはドーピングが行われていないようにできる。この
方法は簡便ではあるが、ＴＦＴのチャネル部のバックサ
ーフェスとチャネル保護膜１０βの界面に注入ダメージ
を受けた領域が形成され、この領域で固定電荷を発生し
やすく、特に短チャネル化した時、特性が不安定にな
る。

【０００６】これを改良するために、特願平２−０９８
１１４では図４に示す構造のＴＦＴを提案した。この発
明では、チャネル保護膜を形成するため、第１，第２の
パッシベーション絶縁膜を成膜する。第１のパッシベー
ション絶縁膜（第１のチャネル保護膜１０ａ）はイオン
注入のマスクとして十分厚く成膜し、ゲート電極２αを
マスクとする背面露光によりパターニングする。イオン
注入によりソース領域５，ドレイン領域６を形成後、第
２のパッシベーション絶縁膜を成膜し、もう１度ゲート
電極２αをマスクとして背面露光を行うことによりパタ
ーニングして第２のチャネル保護膜を形成する。これら
の２度にわたる背面露光はいずれもゲート電極２αをマ
スクとして行うが、上述の目的を達成するためには、第
２のチャネル保護膜は第１のチャネル保護膜を十分覆う
ように形成することが必要となる。このためには、１回
目の背面露光で、露光時間・現像時間を十分に長く行う
ことによりパタンを細らせるか、もしくは基板を紫外線
に対して傾斜させることにより、ゲート電極のパターン
をずらして転写するかの方法を用いてきた。この方法を
用いることにより、短チャネルにおいても安定に動作す
るＴＦＴを自己整合的に形成することができた。

【０００７】

【発明が解決しようとする課題】しかし、２回にわたる
背面露光を同じゲート電極を用い、その露光時間などで
パターン変換量を制御する方法は、その制御に自由度を
持たせにくい。非晶質シリコン薄膜によるＴＦＴには一
般に、ゲート電圧で制御するチャネル抵抗に対し直列
に、コンタクト抵抗が寄生している。この寄生抵抗は、
チャネル長が長い場合には相対的に無視できる値である
が、チャネル長が２μｍ程度まで縮小されると、その値
はＴＦＴのチャネル抵抗に対して３０％程度になる。

【０００８】２回にわたる背面露光によって形成される
ソース・ドレイン領域の形状はこの寄生抵抗を決定する
大きなファクターである。コンタクト領域の形状がばら
つくとこの寄生抵抗にばらつきができ、短チャネル化し
た場合ＴＦＴの特性のばらつきにつながる。この露光の
制御性をあげることにより、ＴＦＴ特性のばらつきを抑
え、またその制御の自由度をあげることにより、寄生抵
抗を最適化することができる。

【０００９】また、非晶質シリコンＴＦＴはその寄生抵
抗を低減するために、通常ゲート電極とソース・ドレイ
ン電極はオーバラップしている。このオーバラップはＴ
ＦＴの寄生容量として効いてくる。この寄生容量が大き
いと、アクティブマトリクス液晶ディスプレイの画素の
スイッチング素子として用いた場合、画素に書き込む電
圧に対してゲート電極に印加する走査信号のフィールド
スルーの影響が現れる。従って、この寄生容量は極力小
さいことが望ましい。ところが従来の方法では、２回の
背面露光を同じゲート電極をマスクとして行っていたた
め、この重なりをある程度以上小さくすることがプロセ
ス上困難であった。

【００１０】本発明の目的は、自己整合型のＴＦＴのソ
ース・ドレイン領域を形成するために行う２回にわたる
背面露光を、より制御性よく行うことにより、形状のば
らつきを抑え、寄生抵抗，寄生容量を最適化できる構造
と、それを自己整合的に実現する方法を提供することで
ある。

【００１１】

【課題を解決するための手段】本発明薄膜電界効果型ト
ランジスタは、絶縁性基板上に形成された所定形状の半
導体膜と、前記半導体膜上に周辺部が一定寸法だけ後退
した形状の金属膜からなるゲート電極と、前記半導体膜
および金属膜を覆うゲート絶縁膜と、前記ゲート絶縁膜
上に形成された島状のノンドープシリコン薄膜と、前記
ノンドープシリコン薄膜上に、前記ゲート電極と自己整
合して設けられた第１のチャネル保護膜および前記半導
体膜と自己整合して設けられた第２のチャネル保護膜
と、前記第１のチャネル保護膜と自己整合し前記ノンド
ープシリコン薄膜に選択的に形成された１対の不純物拡
散層からなるソース領域およびドレイン領域と、前記不
純物拡散層の表面部に前記第２のチャネル保護膜と自己
整合する金属シリサイド層とを有するというものであ
る。

【００１２】また、本発明薄膜電界効果型トランジスタ
の製造方法は、絶縁性基板上に半導体膜および金属膜を
順次に堆積したのち、前記積層膜を所定形状にパターニ
ングするとともに前記金属膜をサイドエッチすることに
より、所定形状の半導体膜と自己整合するゲート電極を
形成する工程と、ゲート絶縁膜，ノンドープシリコン薄
膜および第１のパッシベージョン膜を順次に形成する工
程と、前記ゲート電極をマスクとする背面露光を利用し
て前記第１のパッシベーション膜をパターニングするこ
とにより第１のチャネル保護膜を形成する工程と、前記
第１のチャネル保護膜をマスクとして前記ノンドープシ
リコン薄膜にイオン注入を行ない一対の不純物拡散層を
形成する工程と、第２のパッシベーション膜を堆積し、
前記所定形状の半導体膜をマスクとする背面露光を利用
して前記第２のパッシベーション膜をパターニングする
ことにより第２のチャネル保護膜を形成する工程と、前
記不純物拡散層の表面部に前記第２のチャネル保護膜と
自己整合して金属シリサイド層を形成する工程とを有す
るというものである。

【００１３】

【実施例】図１（ａ）は本発明ＴＦＴの第１の実施例の
平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図であ
る。

【００１４】この実施例は、ガラスなどの透明な絶縁性
基板１００上に形成されたＴ字形のｎ型非晶質シリコン
薄膜１（半導体膜）と、ｎ型非晶質シリコン薄膜１上に
周辺部が一定寸法だけ後退した形状のクロミウム薄膜か
らなるゲート電極２と、ｎ型非晶質シリコン薄膜１およ
びゲート電極を覆うゲート絶縁膜３と、ゲート絶縁膜３
上に形成された島状のノンドープシリコン薄膜４と、ノ
ンドープシリコン薄膜４上に、ゲート電極２と自己整合
して設けられた第１のチャネル保護膜１０ａおよびｎ型
非晶質シリコン薄膜１と自己整合して設けられた第２の
チャネル保護膜１１ａと、第１のチャネル保護膜１０ａ
と自己整合しノンドープシリコン薄膜４に選択的に形成
された１対の不純物拡散層からなるソース領域５および
ドレイン領域６と、前述の不純物拡散層の表面部に第２
のチャネル保護膜１１ａと自己整合するクロミウムシリ
サイド層（１２−１，１２−２）とを有するというもの
である。

【００１５】次に、この実施例の製造方法について説明
する。

【００１６】まず、図５（ａ）に示すように、絶縁性基
板１００上にプラズマＣＶＤ法によりｎ型非晶質シリコ
ン薄膜１を厚さ２０ｎｍ堆積させる。続いて、クロミウ
ム薄膜をスパッタ法により厚さ７０ｎｍ堆積させる。こ
こで、フォトリソグラフィによりゲート電極形成のため
のレジストパターン（図示しない）を形成する。続いて
クロミウム薄膜とｎ型非晶質シリコン薄膜１を、ドライ
エッチング法によりサイドエッチングが極力小さくなる
条件でパターニングする。続いて、これを硝酸セリウム
アンモニウム溶液に浸し、クロミウム薄膜を選択的にサ
イドエッチングさせる。この時、時間制御により、サイ
ドエッチング量２０を５００ｎｍに制御する。このよう
にしてＴ字形のｎ型非晶質シリコン膜１とそれに自己整
合したゲート電極２αを形成することができる。クロミ
ウム薄膜を堆積する前にｎ型非晶質シリコン薄膜１の表
面の自然酸化膜を除去しておけば、サイドエッチした領
域のシリコン薄膜表面にクロミウムシリサイド層が残
り、これはシート抵抗４ｋΩ／□程度の低抵抗である。
しかもこれはオーミックコンタクトを形成している。こ
のため、クロミウム薄膜に電圧を印加すると、ｎ型非晶
質シリコン領域まで電位が一定になり、全体がゲート電
極として作用する。レジスト剥離後これを十分に純水で
洗浄したのち、図５（ｂ）に示すように、プラズマＣＶ
Ｄ法を用いてゲート絶縁膜３として非晶質窒化シリコン
薄膜を厚さ４００ｎｍ、ノンドープ非晶質シリコン薄膜
４を厚さ７０ｎｍ、第１のパッシベーション絶縁膜１０
として非晶質窒化シリコン薄膜を厚さ２５０ｎｍ堆積さ
せる。

【００１７】ここでネガ型の高分子レジスト剤を塗布
後、裏面より紫外線を照射して、図５（ｃ）に示すよう
に、ｎ型非晶質シリコン薄膜１およびノンドープ非晶質
シリコン薄膜４などを透過した露光光１３に対してレジ
ストが感光するのに必要十分な露光時間だけ背面露光を
行う。

【００１８】非晶質シリコンの光学的バンドギャップは
１．７ｅＶ程度で、通常露光に用いられる紫外線は強く
吸収する。波長４３５ｎｍのいわゆるｇ線に対する非晶
質シリコンの典型的な吸収係数は３×１０⁵ ｃｍ^-1程度
である。例えば、第１のｎ型非晶質シリコン膜の膜厚を
２０ｎｍとすると、ｇ線がｎ型非晶質シリコン薄膜１を
透過すると、約１／１．８に減衰する。このため、透過
する紫外線の強度分布は図６の１７に示すようになる。
回折光は透過光に比べて弱い。

【００１９】ここで、露光時間をｎ型非晶質シリコン薄
膜を透過して１／１．８程度に減衰している紫外線強度
に合わせて露光を行う。この場合、ゲート電極２αが背
面露光のマスクとして作用する。次に、現像・ベーク
後、このレジストマスク２１により、サイドエッチング
を５０ｎｍ以下にして第１のパッシベーション絶縁膜の
エッチングを行う。この工程により第１のパッシベーシ
ョン絶縁膜がゲート電極２に対して自己整合的に形成さ
れて第１のチャネル保護膜となる。

【００２０】レジスト剥離後十分に洗浄した後、図５
（ｄ）に示すように、加速電圧２５ｋＶ，ドーズ量４×
１０¹⁵／ｃｍ² の条件でリンイオン２２を注入する。第
１のパッシベーション絶縁膜の膜厚は注入イオンの飛程
に対して十分大きく、注入マスクとして機能するので、
これにより作成されるｎ型不純物拡散層であるソース領
域５，ドレイン領域６は第１のチャネル保護膜１０ａに
対して自己整合的に形成される。

【００２１】ここで、第１のチャネル保護膜１０ａはゲ
ート電極２に対して自己整合的に構成されているので、
ソース領域５，ドレイン領域６もまたゲート電極２に対
して自己整合的である。

【００２２】これに続いて、図５（ｅ）に示すように、
プラズマＣＶＤ法を用いて第２のパッシベーション絶縁
膜１０を厚さ５０ｎｍ堆積させる。この成膜は２５０℃
で行い、成膜時にイオン注入により受けた非晶質シリコ
ン内部のダメージを回復させる。

【００２３】ここでネガ型の高分子レジスト剤を塗布
後、裏面より紫外線を照射して背面露光を行う。この場
合も１回目の背面露光と同様の透過光強度分布を有する
が、この場合はｎ型非晶質シリコン薄膜１を透過してい
ない領域での透過光強度（図６の１６）に合わせて露光
時間を設定する。すなわち、ｎ型非晶質シリコン薄膜１
を透過した露光光に対してレジストが感光するのに必要
十分で、かつｎ型非晶質シリコン薄膜１とノンドープ非
晶質シリコン薄膜３を透過した露光光に対しては、ほと
んど露光が進行しない範囲の露光時間で背面露光を行
う。この時はｎ型非晶質シリコン膜１が背面露光に伴う
マスクとして機能する。これを現像・ベーク後、このレ
ジストによりサイドエッチングを５０ｎｍ以下にして第
２のチャネルパッシベーション絶縁膜１１のエッチング
を行う。これにより、図５（ｆ）に示すように、第２の
チャネル保護膜１１ａがｎ型非晶質シリコン膜１に対し
て自己整合的に形成される。

【００２４】続いて、この表面は０．１％に希釈した弗
酸に浸し、ノンドープ非晶質シリコン薄膜の表面の自然
酸化膜を除去した後、速やかにスパッタ法によりクロミ
ウム膜を厚さ５０ｎｍ堆積させる。このクロミウム膜
を、図５（ｇ）に示すようにゲート電極２から目合わせ
に問題にならない程度に十分離れた位置にソース電極端
子９，ドレイン電極端子８をフォトリソグラフィにより
形成できる。

【００２５】このプロセス中において、第２のチャネル
保護膜１１ａで覆われていない非晶質シリコン薄膜の表
面でクロミウムとシリコンのアロイ化が進行して、低抵
抗で安定なクロミウムシリサイド層１２−１，１２−２
が形成され、これがソース電極，ドレイン電極となる。

【００２６】この状態で不必要な部分の非晶質シリコン
膜をドライエッチングにより除去する。

【００２７】以上の説明において２回の背面露光プロセ
スは、それぞれ異なるマスク（ゲート電極２とｎ型非晶
質シリコン膜１）を用いて行われている。この２つのマ
スクの関係は、他方は一方のパターンをサイドエッチさ
せたものであり、この工程における制御性が露光時間の
制御性に結びつく。

【００２８】一方、一般にクロミウムなどの金属は疎水
性を有しレジストとの密着性がきわめて良好である。こ
のためクロミウム，ｎ型非晶質シリコン薄膜１を同一パ
ターンで形成した後の、クロミウム膜のサイドエッチン
グは非常にゆるやかに進行する。このため制御性は非常
に良好である。この工程におけるサイドエッチ量をコン
トロールすることにより、第１および第２のチャネル保
護膜とゲート電極との関係、すなわち、ソース・ドレイ
ン領域と、クロミウムシリサイド層、およびゲート電極
との相対的位置関係を非常に良く制御できる。

【００２９】これにより、自己整合型ＴＦＴにおける寄
生抵抗，寄生容量を最適化し、これを大面積に均一性よ
く作成することが可能になる。

【００３０】図７はこのようにして作成されたＴＦＴの
特性図であり、ドレイン電圧Ｖｄが１Ｖと１０Ｖの２つ
の曲線を示してある。

【００３１】ところで、図８に示すように、チャネル長
をＬ、チャネル幅Ｗとして、Ｗ／Ｌを一定として、Ｌの
異なるＴＦＴを作成すると、Ｌが小さくなるとＴＦＴの
見かけ上の移動度は図９に示すように３０％程度小さく
なる。これはＴＦＴのソース・ドレイン領域に寄生する
抵抗成分によるものである。この寄生抵抗の大きさは、
ソース・ドレイン領域の形成条件に依存する。Ｌが大き
い場合にはこの寄生抵抗は無視できるが、Ｌが小さくな
ってくるとその割合が大きくなってくる。

【００３２】従来の方法では、この寄生抵抗を形成する
ソース・ドレイン電極，ソース・ドレイン領域とゲート
電極との関係の制御のばらつきが大きく、このため短チ
ャネルのＴＦＴの移動度のばらつきが１０％程度現れて
いた。

【００３３】これに対して、本発明のＴＦＴでは、この
ばらつきが非常に小さいため、移動度のばらつきを１％
以内に抑えることができた。しかも、この方法を用いて
最適化した条件で作成したＴＦＴでは短チャネル化して
も移動度の低下を１０％以内に抑えることができた。ま
た基板内の均一性も大きく向上した。

【００３４】なお、以上の説明でｎ型非晶質シリコン薄
膜の代りにｐ型非晶質シリコン薄膜を用いてもよい。更
に、ｎ型またはｐ型の多結晶シリコン薄膜，シリコンゲ
ルマニウム薄膜もしくはシリコンカーバイド薄膜などの
半導体膜を用いることができる。

【００３５】図１０（ａ）は本発明ＴＦＴの第２の実施
例の平面図、図１０（ｂ）は図１０（ａ）のＸ−Ｘ線断
面図である。

【００３６】この実施例は、ｎ型非晶質シリコン薄膜１
とゲート電極２の間に非晶質窒化シリコン膜７が設けら
れているので、ｎ型非晶質シリコン膜１はゲート電極と
しての機能は有していない。

【００３７】次に、この実施例の製造方法について説明
する。

【００３８】まず、図１２に示すように、絶縁性基板１
００上にプラズマＣＶＤ法を用いて、ｎ型非晶質シリコ
ン薄膜を厚さ２０ｎｍ、非晶質窒化シリコン膜を厚さ２
００ｎｍ連続して堆積させる。続いて、スパッタ法によ
り、クロミウム膜を厚さ７０ｎｍ堆積させる。続いて、
フォトリソグラフィ工程によりゲート電極の形成のため
のレジストパターンを形成する。このレジストを用い
て、３層を極力サイドエッチングが起きない条件でドラ
イエッチングによりパターニングを行う。続いて、これ
を硝酸セリウムアンモニウムに浸して、クロミウム薄膜
のみを選択的にサイドエッチングさせる。この時、時間
制御により、サイドエッチング量２０を５００ｎｍに制
御する。このようにしてＴ字形のｎ型非晶質シリコン膜
１，非晶質窒化シリコン膜７およびこれらに自己整合し
たゲート電極２αを形成することができる。これ以下の
プロセスは、第１の実施例の製造方法に準じるので説明
しない。

【００３９】この場合、ゲート電極２と第１のｎ型非晶
質シリコン薄膜２は絶縁されており、ｎ型非晶質シリコ
ン薄膜１はゲート電極の一部としては作用しない。しか
し、この層は露光光を吸収するので、第１の実施例と同
様に、背面露光時のマスクとして機能するので、２回の
背面露光で、１回目は金属のゲート電極２、２回目はｎ
型非晶質シリコン薄膜１をマスクとして用いることがで
きる。

【００４０】このようにすると、クロミウムシリサイド
層１２−１，１２−２（ソース・ドレイン電極）を決定
している第２のチャネル保護膜は、ｎ型非晶質シリコン
薄膜１によって決定され、ゲート電極２に対して、わず
かに広がっている。しかし、第１のチャネル保護膜によ
って決定されるソース領域５，ドレイン領域６はゲート
電極２によって決定されるため、図１１に示すように、
純粋に背面露光自体の精度によって決定される量だけゲ
ート電極とのオーバラップ１８を持って重なっている。
この量は通常０．１μｍ程度にコントロールできる。従
来の方法、もしくは本発明の第１の実施例によるなら
ば、クロミウムシリサイド層を制限する第２のチャネル
保護膜がゲート電極に対して重なりを０．１μｍ程度に
制限できるが、第１のチャネル保護膜はこれより内側に
入っているため、ソース領域，ドレイン領域と実質的な
ゲート電極（ゲート電極２とｎ型非晶質シリコン膜１）
とはかなりのオーバラップ１９をもって重なることにな
る。この重なりは、ソース・ドレインとゲート電極との
間の寄生容量として働く。アクティブマトリクス液晶デ
ィスプレイの画素のスイッチング素子としてＴＦＴを用
いた場合、この寄生容量は画素への印加電圧にフィール
ドスルーを引き起こし、表示がちらつくなどの現象が発
生する。高品位のディスプレイを作成する上において、
低寄生容量化は大きなファクターとして効いてくる。本
実施例では、この寄生容量を極めて小さくすることがで
きる利点がある。

【００４１】なお、２回目の背面露光を行う際には、ｎ
型非晶質シリコン薄膜はマスクとして機能するため、ソ
ース・ドレイン電極のクロミウムシリサイド層はｎ型の
ソース領域，ドレイン領域のエッヂより外側に形成され
ており、クロミウムシリサイド層とノンドープ非晶質シ
リコン膜は直接コンタクトすることはない。

【００４２】

【発明の効果】以上説明したように本発明薄膜電界効果
トランジスタは、ゲート電極と自己整合した第１，第２
のチャネル保護膜、第１のチャネル保護膜と自己整合し
たソース・ドレイン領域および第２のチャネル保護膜と
自己整合したソース・ドレイン電極を有している。そう
して、このような構造は、ゲート電極とその下の半導体
膜とを互いに自己整合的に形成し、それぞれをマスクと
する２回の背面露光を利用して実現される。従って、ソ
ース・ドレインの形状を非常によく制御できるため、非
常にサイズの小さい非晶質シリコンＴＦＴを絶縁性基板
上に、低寄生抵抗，低寄生容量で、特性のばらつきを非
常に小さくして、形成することができるという効果があ
る。この非晶質シリコンＴＦＴを用いると非常に高精細
で大面積のアクティブマトリクス液晶ディスプレイを構
成することが可能である。

【図面の簡単な説明】

【図１】本発明薄膜電界効果トランジスタの第１の実施
例の平面図（図１（ａ））および断面図（図１（ｂ））
である。

【図２】従来技術の説明に使用する断面図である。

【図３】従来技術の説明に使用する断面図である。

【図４】従来技術の説明に使用する断面図である。

【図５】本発明の第１の実施例の製造方法を説明するた
め（ａ）〜（ｇ）に分図して示す工程順断面図である。

【図６】本発明の第１の実施例の製造方法の説明に使用
する背面露光に伴う透過光の強度分布を示す特性図であ
る。

【図７】本発明の第１の実施例のＴＦＴのゲート電圧−
ドレイン電流特性図である。

【図８】ＴＦＴのチャネル長Ｌ，チャネル幅Ｗを示す平
面図である。

【図９】ＴＦＴのチャネル長Ｌと移動度の関係を示す特
性図である。

【図１０】本発明の第２の実施例の平面図（図１０
（ａ））および断面図（図１０（ｂ））である。

【図１１】本発明の第２の実施例の説明に使用する断面
図である。

【図１２】本発明の第２の実施例の製造方法の説明に使
用する断面図である。

【符号の説明】

１ ｎ型非晶質シリコン薄膜 ２，２α ゲート電極 ３ ゲート絶縁膜 ４ ノンドープ非晶質シリコン薄膜 ５ ソース領域 ６ ドレイン領域 ７ 絶縁膜 ８ ドレイン電極端子 ９ ソース電極端子 １０ 第１のパッシベーション膜 １０ａ 第１のチャネル保護膜 １０α，１０β チャネル保護膜 １１ 第２のパッシベーション膜 １１ａ 第２のチャネル保護膜 １１β チャネル保護膜 １２−１，１２−２ クロミウムシリサイド層 １３ 露光光 １４ 透過光の強度 １５ 位置 １６ ２回目の背面露光時の透過光の強度分布 １７ １回目の背面露光時の透過光の強度分布 １８ ゲートとソースドレインとのオーバーラップ １９ ノンドープとシリサイドの間のｎ型領域 ２０ サイドエッチング ２１ 背面露光により形成したレジスト ２２ 加速したリンイオン ２３ チャネル長（Ｌ） ２４ チャネル幅（Ｗ） １００ 絶縁性基板

Claims (2)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に形成された所定形状の半
   導体膜と、前記半導体膜上に周辺部が一定寸法だけ後退
   した形状の金属膜からなるゲート電極と、前記半導体膜
   および金属膜を覆うゲート絶縁膜と、前記ゲート絶縁膜
   上に形成された島状のノンドープシリコン薄膜と、前記
   ノンドープシリコン薄膜上に、前記ゲート電極と自己整
   合して設けられた第１のチャネル保護膜および前記半導
   体膜と自己整合して設けられた第２のチャネル保護膜
   と、前記第１のチャネル保護膜と自己整合し前記ノンド
   ープシリコン薄膜に選択的に形成された１対の不純物拡
   散層からなるソース領域およびドレイン領域と、前記不
   純物拡散層の表面部に前記第２のチャネル保護膜と自己
   整合する金属シリサイド層とを有することを特徴とする
   薄膜電界効果型トランジスタ。
2. 【請求項２】 絶縁性基板上に半導体膜および金属膜を
   順次に堆積したのち、前記積層膜を所定形状にパターニ
   ングするとともに前記金属膜をサイドエッチすることに
   より、所定形状の半導体膜と自己整合するゲート電極を
   形成する工程と、ゲート絶縁膜，ノンドープシリコン薄
   膜および第１のパッシベージョン膜を順次に形成する工
   程と、前記ゲート電極をマスクとする背面露光を利用し
   て前記第１のパッシベーション膜をパターニングするこ
   とにより第１のチャネル保護膜を形成する工程と、前記
   第１のチャネル保護膜をマスクとして前記ノンドープシ
   リコン薄膜にイオン注入を行ない一対の不純物拡散層を
   形成する工程と、第２のパッシベーション膜を堆積し、
   前記所定形状の半導体膜をマスクとする背面露光を利用
   して前記第２のパッシベーション膜をパターニングする
   ことにより第２のチャネル保護膜を形成する工程と、前
   記不純物拡散層の表面部に前記第２のチャネル保護膜と
   自己整合して金属シリサイド層を形成する工程とを有す
   ることを特徴とする薄膜電界効果型トランジスタの製造
   方法。