KR0147772B1 - 반도체장치의 캐패시터 제조방법 - Google Patents
반도체장치의 캐패시터 제조방법Info
- Publication number
- KR0147772B1 KR0147772B1 KR1019940015010A KR19940015010A KR0147772B1 KR 0147772 B1 KR0147772 B1 KR 0147772B1 KR 1019940015010 A KR1019940015010 A KR 1019940015010A KR 19940015010 A KR19940015010 A KR 19940015010A KR 0147772 B1 KR0147772 B1 KR 0147772B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- sacrificial oxide
- forming
- oxide film
- etching
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 난이도가 높지 않은 공정을 통해 단위 면적당 유효 표면적을 증대시킬 수 있는 반도체 장치의 캐패시터 제조방법을 제공하는데 그 목적이 있으며, 이를 위하여 트랜지스터가 형성된 실리콘 기판 상에 층간절연막(1)을 형성하는 제1 단계 : 상기 충간절연막을 선택 식각하여 전하저장 전극 콘택홀을 형성하는 제2 단계 : 상기 제2 단계 수행후 전체구조 상부에 제1 전도막 및 제1 희생산화막을 차례로 형성하는 제3 단계 : 상기 제1 희생산화막 및 상기 제1 전도막을 차례로 선택 식각하여 전하저장 적극 형성 영역을 정의하는 제4 단계 : 상기 제4 단계 수행후 전체구조 상부에 감광막을 도포하는 제5 단계 : 상기 감광막을 에치백하여 상기 제1 희생산화막의 측벽이 노출되도록 상기 감광막을 잔류시키는 제6 단계 : 노출된 상기 제1 희생산화막 표면을 선택적으로 덮는 제2 희생산화막을 형성하는 제7 단계 : 상기 감광막을 제거하는 제8 단계 : 상기 제8 단계 수행후 전체구조 상부에 제2 전도막을 형성하는 제9 단계 : 상기 제2 전도막을 전면성 건식 식각하여 상기 제1 및 제2 희생산화막 측벽 부분에 스페이서 전도막을 형성하는 제10 단계 : 상기 제1 및 제2 희생산화막을 습식제거하는 제11 단계 : 몇 사기 제1 전도막 및 상기 스페이서 전도막 표면에 유전막 및 프레이트 전국을 차례로 형성하는 제12 단계를 포함하여 이루어진다.
Description
제 1a도 내지 제 1h도는 본 발명의 일 실시예에 따른 캐패시터 제조 공정도.
*도면의 주요 부분에 대한 부호의 설명
1 : BPSG막 3, 7 : 폴리실리콘막
4 : 산화막 5 : 감광막
6 : 선택적 산화막 8 : 유전막
9 : 플레이트 전극
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조 공정중 개패시터 제조방법에 관한 것이다.
범용의 반도체 메모리 소자인 디램(DRAM)의 고집적화에 따라 단위 셀(cell)의 면적은 점차 감소되고 있으며, 이러한 셀 면적의 감소에 따라 악화될 수 있는 반도체 장치의 동작 특성을 유지하기 위해서는 단위 면적당 셀 캐패시턴스를 증대시켜야 하는 과제를 안고 있다.
이를 해결하기 위하여 캐패시터의 유효 표면적을 증가시키거나 고유전체 박막을 사용하는 방향으로 많은 연구·개발이 진행되고 있으나, 고유전체 박막을 캐패시터의 유전막으로 사용하는 기술은 아직 양산 단계에 이르지 못하기 때문에 일정 수준 이상의 캐패시턴스를 확보하기 위해 캐패시터의 유효 표면적을 증가시키기 위한 연구가 보다 활발히 진행되고 있다.
한편, 캐패시터의 유효 표면적을 증대시키기 위해서는 난이도가 높은 공정위 수행이 불가피하며, 다층 구조를 가지는 스택형 캐패시터의 경우 필연적으로 캐패시터의 높이가 증가하게 된다. 특히 캐패시터의 높이 증가는 캐패시터에 의한 심한 단차를 유발하여 후속 공정시 - 특히, 금속배선 형성을 위한 마스크 공정시 - 공정 마진을 현저히 감소시킬 우려가 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 난이도가 높지 않은 고정을 통해 단위 면적당 유효 표면적을 증대시킬 수 있는 반도체 장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 트랜지스터가 형성된 실리콘 기관 상에 층간절연막(1)을 형성하는 제 1 단계 : 상기 층간절연막을 선택 식각하여 전하저장 적극 콘택홀을 형성하는 제 2 단계 : 상기 제 2 단계 수행후 전체구조 상부에 제 1 전도막 및 제 1 희생산화막을 차례로 형성하는 제 3 단계 : 상기 제 1 희생산화막 및 상기 제 1 전도막을 차례로 선택 식각하여 전하저장 적극 형성영역을 정의하는 제 4 단계 : 상기 제 4 단계 수행 후 전체구조 상부에 감광막을 도포하는 제 5 단계 : 상기 감광막을 에치백하여 상기 제 1 희생산화막의 측벽이 노출되도록 상기 감광막을 잔류시키는 제 6 단계 : 노출된 상기 제 1 희생산화막 표면을 선택적으로 덮는 제 2 희생산화막을 형성하는 제 7 단계 : 상기 감광막을 제거하는 제 8 단계 : 상기 제 8 단계 수행 후 전체구조 상부에 제 2 전도막을 형성하는 제 9 단계 : 상기 제 2 전도막을 전면성 건식 식각하여 상기 제 1 및 제 2 희생산화막 측벽 부분에 스페이서 전도막을 형성하는 제 10 단계 : 상기 제 1 및 제 2 희생산화막을 습식 제거하는 제 11단계 : 및 상기 제 1 전도막 및 상기 스페이서 전도막 표면에 유전막 및 플레이트 전극을 차례로 형성하는 제 12단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시례를 소개한다.
첨부된 도면 제 1A도 내지 제 1H도는 본 발명의 일 실시례에 따른 캐패시터 제조공정을 도시한 것으로, 먼저 제 1A도에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(도시되지 않음)상에 층간절연막인 BPSG막(1)을 증착하고 이를 선택 식각하여 전하저장 적극 콘택홀을 형성한 다음, 전체구조 상부에 인-시츄(in-situ)로 도핑된 폴리실리콘막(3)과 산화막(4)을 증착한다. 이때 산화막(4)은 희생막으로서 증착된 것으로, 주로 TEOS계 산화막, PSG막 등이 사용되며 그 두께에 의해 전하저장 전극의 높이가 결정된다. 또한, 산화막(4)은 후속 선택적 산화막 형성시 선택성을 부여하는 역할을 한다. 이어서, 산화막(4) 및 폴리실리콘막(3)을 차례로 선택 식각하여 전하저장 전극 형성 영역을 정의한 다음, 전체구조 상부에 평탄화된 감광막(5)을 도포한다. 여기서, 감광막(5)은 후속 선택적 산화막 증착 공정시 선택성을 유도한다.
계속해서, 제 1B도에 도시된 바와 같이 O2플라즈마를 사용하여 감광막(5)을 예치백하여 산화막(4)의 절반 정도의 높이로 감광막(5)을 잔류시킨다.
이어서, 제 1C도에 도시된 바와 같이 노출된 산화막(4)을 덮는 선택적 산화막(6)을 증착시킨다.
다음으로, 제 1D도에 도시된 바와 같이 잔류 감광막(5)을 습식 제거한다.
계속해서, 제 1E도에 도시된 바와 같이 전체구조 상부에 인-시츄로 도핑된 폴리실리콘막(7)을 증착한다.
이어서, 제 1F도에 도시된 바와 같이 폴리실리콘막(7)을 전면성 건식 식각하여 '['.']'형상의 전하저장 전극 스페이서를 형성한다.
계속해서, 제 1G도에 도시된 바와 같이 BOE(Buffered Oxide Etchant) 또는 HF용액을 사용하여 산화막 (6, 4)을 습식 제거한다. 이때, 층간절연막인 BPSG막(1)의 일부가 함께 식각되어 폴리실리콘막(3) 하부에 언더컷(under cut)을 유발한다.
끝으로, 제 1H도에 도시된 바와 같이 폴리실리콘막(3, 7) 표면에 유전막(8) 및 플레이트 전극(9)을 형성한다.
상기와 같이 이루어지는 본 발명은 기존의 실린더형 캐패시터와 비교할 때, 추가적인 희생막 공정 등 공정수가 증가하나 이러한 추가적인 희생막 공정이 마스크 공정을 필요로 하지 않기 때문에 캐패시터 제조 공정의 난이도를 높이지 않는 반면, 단위 면적당 캐패시터의 유효 표면적을 뚜렷하게 증대시키는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (6)
- 트랜지스터가 형성된 실리콘 기판 상에 층간절연막(1)을 형성하는 제1 단계 : 상기 층간절연막을 선택 식각하여 전하저장 전극 콘택홀을 형성하는 제2 단계 : 상기 제2 단계 수행후 전체구조 상부에 제1 전도막 및 제1 희생산화막을 차례로 형성하는 제 3단계 : 상기 제1 희생산화막 및 상기 제1 전도막을 차례로 선택 식각하여 전하저장 전극 형성 영역을 정의하는 제4 단계 : 상기 제4 단계 수행 후 전체구조 상부에 감광막을 도포하는 제5 단계 : 상기 감광막을 에치백하여 상기 제1 희생산화막이 측별이 노출되도록 상기 감광막을 잔류시키는 제6 단계 : 노출된 상기 제1 희생산화막 표면을 선택적으로 덮는 제2 희생산화막을 형성하는 제7 단계 : 상기 감광막을 제거하는 제8 단계 : 상기 제8 단계 수행후 전체구조 상부에 제2 전도막을 형성하는 제9 단계 : 상기 제2 전도막을 전면성 건식 식각하여 상기 제1 및 제2 희생산화막 측별 부분에 스페이서 전도막을 형성하는 제10 단계 : 상기 제1 및 제2 희생산화막을 습식 제거하는 제11 단계 : 및 상기 제1 전도막 및 상기 스페이서 전도막 표면에 유전막 및 플레이트 전극을 차례로 형성하는 제12 단계를 포함하여 이루어진 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 제1 희생산화막이 TEOS계 산화막 또는 PSG막인 반도체 장치의 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제11 단계에서, 상기 제1 전도막 하부의 상기 층간절연막의 일부가 함께 식각되어 언더컷 영역이 형성되는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 제8 단계에서, 상기 감광막의 제거가 습식 식각 방식을 사용하여 이루어지는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 제1 및 제2 전도막이 도핑된 폴리실리콘막인 반도체 장치의 캐패시터 제조방법.
- 제 3 항에 있어서, 상기 제11 단계에서, 상기 제1 및 제2 희생산화막의 습식 제거가 BOE 또는 HF 용액을 사용하여 이루어진 반도체 장치의 캐패시터 제조방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940015010A KR0147772B1 (ko) | 1994-06-28 | 1994-06-28 | 반도체장치의 캐패시터 제조방법 |
| CN95106001A CN1044948C (zh) | 1994-06-22 | 1995-05-26 | 用于制造半导体器件叠层电容器的方法 |
| US08/457,222 US5510289A (en) | 1994-06-22 | 1995-06-01 | Method for fabricating stack capacitor of semiconductor device |
| JP7151503A JP2622243B2 (ja) | 1994-06-22 | 1995-06-19 | 半導体素子のスタックキャパシター製造方法 |
| DE19522370A DE19522370C2 (de) | 1994-06-22 | 1995-06-20 | Verfahren zur Herstellung von Stapelkondensatoren von Halbleitervorrichtungen |
| GB9512769A GB2291738B (en) | 1994-06-22 | 1995-06-22 | Method for fabricating capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940015010A KR0147772B1 (ko) | 1994-06-28 | 1994-06-28 | 반도체장치의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960002846A KR960002846A (ko) | 1996-01-26 |
| KR0147772B1 true KR0147772B1 (ko) | 1998-08-01 |
Family
ID=19386524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940015010A KR0147772B1 (ko) | 1994-06-22 | 1994-06-28 | 반도체장치의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147772B1 (ko) |
-
1994
- 1994-06-28 KR KR1019940015010A patent/KR0147772B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002846A (ko) | 1996-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5478770A (en) | Methods for manufacturing a storage electrode of DRAM cells | |
| US5135883A (en) | Process for producing a stacked capacitor of a dram cell | |
| KR0154161B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| US5457063A (en) | Method for fabricating a capacitor for a dynamic random access memory cell | |
| US5759895A (en) | Method of fabricating a capacitor storage node having a rugged-fin surface | |
| KR0156646B1 (ko) | 반도체 기억소자의 캐패시터 제조방법 | |
| US20070102746A1 (en) | Semiconductor integrated circuit devices and methods of forming the same | |
| KR0147772B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| JP2620529B2 (ja) | ディーラム キャパシター製造方法 | |
| JPH0575060A (ja) | 半導体記憶装置の製造方法 | |
| KR100242470B1 (ko) | 반도체 메모리장치 제조방법 | |
| US6235576B1 (en) | Method for manufacturing a cylindrical capacitor | |
| KR0179556B1 (ko) | 반도체소자의캐패시터및그제조방법 | |
| KR950000655B1 (ko) | 반도체 소자의 전하저장전극 제조방법 | |
| KR0170570B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100204019B1 (ko) | 반도체 소자의 전하 저장 전극 형성 방법 | |
| KR0135692B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR950004524A (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR0124576B1 (ko) | 반도체 메모리장치의 커패시터 및 이의 제조방법 | |
| KR0143347B1 (ko) | 반도체기억장치 제조방법 | |
| KR960003859B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0126625B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100266010B1 (ko) | 캐패시터형성방법 | |
| KR100199353B1 (ko) | 캐패시터의 전하저장전극 제조방법 | |
| KR100255162B1 (ko) | 캐패시터의 전하저장전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060502 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |