KR0144487B1 - 가변형 지연회로 - Google Patents

가변형 지연회로

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KR0144487B1 KR1019950006821A KR19950006821A KR0144487B1 KR 0144487 B1 KR0144487 B1 KR 0144487B1 KR 1019950006821 A KR1019950006821 A KR 1019950006821A KR 19950006821 A KR19950006821 A KR 19950006821A KR 0144487 B1 KR0144487 B1 KR 0144487B1
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    • H03K2005/00019—Variable delay

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  • Nonlinear Science (AREA)
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Abstract

본 발명의 가변형 지연 회로는 신호의 지연시간을 다양하게 할 수 있으며 펄스발생회로등에 사용되어 다양한 폭의 펄스를 발생하게 하여 반도체 장치의 속도를 향상한다. 이를 위하여, 입력라인 및 출력라인 사이에 직렬로 접속된 적어도 세개 이상의 인버터와, 상기 입력라인에 공통 접속되고 적어도 입력단쪽에 가까운 적어도 두개 이상의 인버터의 출력단에 각각 접속되어 각각의 제어라인을 통하여 입력되는 제어신호의 논리에 따라 입력라인상의 신호를 각각 점핑시키기 위한 적어도 두개 이상의 전달트랜지스터를 구비한다.

Description

가변형 지연 회로
제1도는 종래 지연회로의 블럭도
제2도는 본 발명의 실시예에 따른 가변형 지연 회로의 회로도
제3도는 제2도에 도시된 회로에 관련된 신호의 파형도
* 도면의 주요부분에 대한 부호의 설명
Q1,Q2,Q3,Q4: 전달 트랜지스터 10,11:입력라인
20,40:지연부 21,31:제어라인
30,70:출력라인 50:제1제어부
60:제2제어부
본 발명은 가변형 지연 회로에 관한 것으로, 보다 상세하게는 지연시간을 다양하게 발생하도록 된 가변형 지연 회로에 관한 것이다.
제1도는 종래의 지연회로를 설명하기 위한 블럭도로서, 외부로부터 지연이 요구되는 신호를 입력하는 입력라인(10)과, 상기 입력라인(10)을 통해 입력되는 신호를 일정시간 지연시키기 위한 지연부(20)와, 상기 지연부(20)에 의해 지연된 신호를 외부로 출력하는 출력라인(30)을 구비한다.
상기 지연부(20)는 다수개의 인버터가 직렬로 배열되어 있거나, 또는 모스 캐패시터로 구성된다.
따라서, 상기 지연부(20)의 신호 지연시간은 상기 인버터의 신호전달시간 및 상기 인버터의 갯수에 따라 결정된다. 또, 상기 모스 캐패시터를 구성요소로 할 경우에는 캐패시터의 용량에 따라 결정될 것이다.
그러나, 상기 지연회로는 다양한 지연시간을 요구하는 장치에서는 사용할 수 없다는 문제점이 있다.
예를 들어, 상기 지연회로는 메모리 컴파일러의 펄스발생기에 포함되어 일정폭의 펄스만을 발생한다.
그러나, 상기 펄스발생기는 사이즈가 제일 큰 메모리에 맞추어 펄스폭을 설계함으로 사이즈가 제일 작은 메모리에는 불필요하게 큰 폭의 펄스를 공급하여 전체적인 동작 속도를 저하시키게 된다.
따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 신호의 지연시간을 다양하게 발생할 수 있는 가변형 지연 회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 가변형 지연 회로는, 입력라인 및 출력라인 사이에 설치되고 상호 직렬접속된 짝수개의 인버터로 이루어 져서 입력신호를 지연시키는 지연수단과, 상기 입력라인에 공통 접속되고 상기 짝수개의 인버터의 상호 다른 접속노드에 각각 접속되어 각각의 제어라인으로부터의 제어신호에 따라 상기 입력라인으로부터의 신호를 상기 지연수단의 해당 접속노드로 인가하여 지연시간을 가변시키는 복수의 제어수단을 구비한다.
이하, 본 발명에 관련된 도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명의 실시예에 따른 가변형 지연 회로의 회로도로서, 지연이 요구되는 신호를 입력하는 입력라인(11)과, 상기 입력라인(11)에 직렬로 접속된 짝수개의 인버터(12~17)로 구성된 지연부(40)와, 상기 지연부(40)의 첫번째 인버터(12)의 입력측과 N번째 인버터(13)의 출력단(N1) 사이에 설치되어 상기 지연부(40)에서의 지연시간을 가변시키는 제1제어부(50)와, 상기 지연부(40)의 첫번째 인버터(12)의 입력측과 2N번째 인버터(15)의 출력단(N2) 사이에 설치되어 상기 제1제어부(50)와는 차이나게 상기 지연부(40)에서의 지연시간을 가변시키는 제2제어부(60)를 구비한다.
여기서, 상기 지연부(40)를 구성하는 인버터(12~17)를 살펴보면, 인버터(12~13)와 인버터(14~15) 및 인버터(16~17)를 각각 하나의 그룹으로 설정하였을 경우 각 그룹은 N(N은 짝수의 배수)개의 인버터로 이루어진다.
상기 제1제어부(50)는 상기 입력라인(11)상의 신호를 상기 지연부(40)내의 노드(N1)쪽으로 공급하는 PMOS트랜지스터(Q1)와 NMOS트랜지스터(Q2)로 된 전달트랜지스터와, 제1제어라인(21) 및 상기 PMOS트랜지스터(Q1)의 게이트 사이에 설치되어 상기 제1제어라인(21)을 통해 입력되는 외부로부터의 제어신호를 반전시키는 인버터(22)를 구비한다.
상기 제2 제어부(60)는 상기 입력라인(11)상의 신호를 상기 지연부(40)내의 노드(N2)쪽으로 공급하는 PMOS트랜지스터(Q3)와 NMOS트랜지스터(Q4)로 된 전달 트랜지스터와, 제 2제어라인(31) 및 상기 PMOS트랜지스터(Q3)의 게이트 사이에 설치되어 상기 제 2제어라인(31)을 통해 입력되는 외부로부터의 제어신호를 반전시키는 인버터(32)를 구비한다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 가변형 지연 회로의 동작에 대해 제3도의 타이밍도 참조하여 설명한다.
먼저, 도3(a)에 도시된 바와 같이 제1제어라인(21) 및 제2제어라인(31)으로부터의 제어신호가 로우(L;0)레벨이고, 입력라인(11)으로부터의 신호가 일정시간 동안 하이(H;1)레벨을 유지하는 경우에는 제1제어부(50)내의 전달 트랜지스터(Q1,Q2)와 제2제어부(60)내의 전달 트랜지스터(Q3,Q4)가 턴오프되므로, 상기 입력라인(11)으로부터의 신호는 지연부(40)의 첫번째 인버터(12)로 입력된다. 따라서, 그 지연부(40)의 출력라인(70)에서는 일정시간(3a;3N개의 인버터(12~17)를 통과함에 따른 지연시간) 지연된 신호를 출력한다.
그리고, 도3(b)에 도시된 바와 같이 제1제어라인(21)의 제어신호가 일정시간동안 하이레벨이고, 제2제어라인(31)으로부터의 제어신호가 로우레벨이며, 입력라인(11)으로부터의 신호가 상기 제1제어라인(21)의 제어신호의 하이레벨 영역하에서 하이레벨을 유지하는 경우에는 제1제어부(50)내의 전달 트랜지스터(Q1,Q2)가 턴온되고 제2제어부(60)내의 전달 트랜지스터(Q3,Q4)는 턴오프되므로, 상기 입력라인(11)으로부터의 신호는 그 전달 트랜지스터(Q1,Q2)를 통해 지연부(40)의 노드(N1)로 입력된다. 따라서, 그 지연부(40)의 출력라인(70)에서는 일정시간(2a:2N개의 인버터(14~17)를 통과함에 따른 지연시간) 지연된 신호를 출력한다.
물론, 상기 입력라인(11)으로부터의 신호가 상기 제1제어라인(21)의 제어신호의 하이레벨 영역하에서 하이레벨을 유지하는 경우, 그 입력라인(11)을 통해 상기 지연부(40)내의 인버터(12)로도 신호가 어느 정도 분기되어 입력된다.
그러나, 그 인버터(12) 및 후단의 인버터들을 통한 지연시간은 3a이므로, 인버터(13)를 통해 노드(N1)에 신호가 전달되는 시점에서 상기 제1제어부(50)내의 전달 트랜지스터(Q1,Q2)가 턴온상태에서 상기 노드(N1)가 이미 로우레벨상태이기 때문에 상기 인버터(12~13)를 통한 신호중에서 상기 지연시간(2a)이후의 신호(3a-2a=1a에 해당하는 신호)는 상기 제1제어부(50)로 흘러 들어간다. 따라서, 상기 인버터(12~13)의 후단에 위치하는 인버터(14)로는 반전동작을 수행하기에 충분하지 못한 신호가 입력되어 더이상의 반전동작이 행해지지 않게 되므로, 제3도(b)에 도시된 출력라인(70)의 신호파형만이 나타나게 된다.
한편, 도3(c)에 도시된 바와 같이 제2제어라인(31)의 제어신호가 일정시간 동안 하이레벨이고, 제1제어라인(21)으로부터의 제어신호가 로우레벨이며, 입력라인(11)으로부터의 신호가 상기 제2제어라인(31)의 제어신호의 하이레벨 영역하에서 하이레벨을 유지하는 경우에는 제1제어부(50)내의 전달 트랜지스터(Q1,Q2)가 턴오프되고 제2제어부(60)내의 전달 트랜지스터(Q3,Q4)는 턴온되므로, 상기 입력라인(11)으로부터의 신호는 그 전달 트랜지스터(Q3,Q4)를 통해 지연부(40)의 노드(N2)로 입력된다. 따라서, 그 지연부(40)의 출력라인(70)에서는 일정시간(1a;1N개의 인버터(16~17)를 통과함에 따른 지연시간) 지연된 신호를 출력한다.
물론, 상기 입력라인(11)으로부터의 신호가 상기 제2제어라인(31)의 제어신호의 하이레벨 영역하에서 하이레벨을 유지하는 경우, 그 입력라인(11)을 통해 상기 지연부(40)내의 인버터(12)로도 신호가 어느 정도 분기되어 입력된다.
그러나, 그 인버터(12) 및 후단의 인버터들을 통한 지연시간은 예컨대 3a이므로, 인버터(15)를 통해 노드(N2)에 신호가 전달되는 시점에서는 상기 제2제어부(60)내의 전달 트랜지스터(Q3,Q4)가 턴온상태에서 상기 노드(N2)가 이미 로우레벨상태이기 때문에 상기 인버터(12~15)를 통한 신호중에서 상기 지연시간(1a)이후의 신호(3a-1a=2a에 해당하는 신호)는 상기 제2제어부(60)로 흘러 들어간다. 따라서, 상기 인버터(12~15)의 후단에 위치하는 인버터(16)로는 반전동작을 수행하기에 충분하지 못한 신호가 입력되어 더이상의 반전동작이 행해지지 않게 되므로, 제3도(c)에 도시된 출력라인(70)의 신호파형만이 나타나게 된다.
상술한 바와 같이 본 발명의 가변형 지연 회로는 신호 지연 시간이 다양함으로 펄스발생기와 같은 회로에 포함되어 전력소모를 감소할 수 있으며, ASIC 라이브러리(library) 설계에도 유리하다.

Claims (2)

  1. 입력라인 및 출력라인 사이에 설치되고 상호 직렬접속된 짝수개의 인버터로 이루어져서 입력신호를 지연시키는 지연수단과, 상기 입력라인에 공통 접속되고 상기 짝수개의 인버터의 상호 다른 접속노드에 각각 접속되어 각각의 제어라인으로부터의 제어신호에 따라 상기 입력라인으로부터의 신호를 상기 지연수단의 해당 접속노드로 인가하여 지연시간을 가변시키는 복수의 제어수단을 구비한 것을 특징으로 하는 가변형 지연 회로.
  2. 제1항에 있어서, 상기 복수의 제어수단은 상기 각각의 제어라인을 통해 입력되는 제어신호를 반전시키는 인버터와, 상기 인버터의 출력 및 상기 제어라인상의 제어신호에 따라 온/오프구동되는 전달 트랜지스터를 구비한 것을 특징으로 하는 가변형 지연 회로.
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