JPH0482085A - スタティック型メモリセル - Google Patents
スタティック型メモリセルInfo
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- JPH0482085A JPH0482085A JP2194982A JP19498290A JPH0482085A JP H0482085 A JPH0482085 A JP H0482085A JP 2194982 A JP2194982 A JP 2194982A JP 19498290 A JP19498290 A JP 19498290A JP H0482085 A JPH0482085 A JP H0482085A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はスタティック型メモリセル（ＳＲＡＭ）セルに
関し、特にバイポーラトランジスタとＣＭＯＳ回路を同
一基板上に形成したＢｉＣＭＯ８技術に使用されるもの
である。
関し、特にバイポーラトランジスタとＣＭＯＳ回路を同
一基板上に形成したＢｉＣＭＯ８技術に使用されるもの
である。
（従来の技術）
従来技術としてＣＭＯ５ＳＲＡＭによく用いられる高抵
抗負荷型４トランジスタのスタティック型メモリセルの
回路図を第４図に示す。抵抗素子Ｒ１、Ｒ２と、交差接
続したＮチャネル型ＭＯＳＦＥＴ （ＮＭＯ３ＦＥＴ）
Ｑｌ、Ｑ２をそれぞれ正電位電源１、負電位電源（この
場合接地）との間に形成してフリップフロップとなし、
これを記憶要素（メモリセル）となしている。これにワ
ード線ＷＬをアクセストランジスタＱ３、Ｑ４のゲート
に接続することでワード線により、選択制御され、トレ
インをフリップフロップの相補型出力をとる内部ノード
Ａ、Ｂののいずれかの一端に接続し、ソースを相補型ビ
ット線対ＢＬＳＢＬのいずれかに接続したアクセストラ
ンジスタＱ３、Ｑ４が設けられているのがこの高抵抗負
荷型メモリセルの特徴である。
抗負荷型４トランジスタのスタティック型メモリセルの
回路図を第４図に示す。抵抗素子Ｒ１、Ｒ２と、交差接
続したＮチャネル型ＭＯＳＦＥＴ （ＮＭＯ３ＦＥＴ）
Ｑｌ、Ｑ２をそれぞれ正電位電源１、負電位電源（この
場合接地）との間に形成してフリップフロップとなし、
これを記憶要素（メモリセル）となしている。これにワ
ード線ＷＬをアクセストランジスタＱ３、Ｑ４のゲート
に接続することでワード線により、選択制御され、トレ
インをフリップフロップの相補型出力をとる内部ノード
Ａ、Ｂののいずれかの一端に接続し、ソースを相補型ビ
ット線対ＢＬＳＢＬのいずれかに接続したアクセストラ
ンジスタＱ３、Ｑ４が設けられているのがこの高抵抗負
荷型メモリセルの特徴である。
読み出し、書き込み両動作とも、選択するメモリセルの
接続したワード線ＷＬを高電位にすることで行ない、読
み出し時は、ビット線対ＢＬ。
接続したワード線ＷＬを高電位にすることで行ない、読
み出し時は、ビット線対ＢＬ。
ＢＬをセルデータの反転しない程度の高電位に充電して
おくことで、ビット線対ＢＬＳＢＬのうちノードＡ、Ｂ
の低電位側の方がセル電流が流れて低電位に引かれるこ
とで、ＢＬ、ＢＬ内に電位差が生し、これを差動増幅型
のセンスアンプで読み出す。一方、書き込み時は、ワー
ド線ＷＬを選択した後、外部からＢＬ、ＢＬにどちらか
を高電位、反対側を低電位にした相補型信号を転送する
ことで、メモリセルのフリップフロップのデータ書き換
えを行なう。
おくことで、ビット線対ＢＬＳＢＬのうちノードＡ、Ｂ
の低電位側の方がセル電流が流れて低電位に引かれるこ
とで、ＢＬ、ＢＬ内に電位差が生し、これを差動増幅型
のセンスアンプで読み出す。一方、書き込み時は、ワー
ド線ＷＬを選択した後、外部からＢＬ、ＢＬにどちらか
を高電位、反対側を低電位にした相補型信号を転送する
ことで、メモリセルのフリップフロップのデータ書き換
えを行なう。
この高抵抗負荷型メモリセルては、選択されないセルす
なわち待機時のセルのワード線は低電位側電源と同電位
にする必要かある。それは、それ以外の中間電位ではア
クセストランジスタＱ３、Ｑ４かオンしてしまい、ビッ
ト線からアクセストランジスタを通してセル電流か流れ
、待機時に消費電流の増大を招くためである。従ってワ
ード線の選択制御にはＣＭＯＳ論理回路を使う必要かあ
る。
なわち待機時のセルのワード線は低電位側電源と同電位
にする必要かある。それは、それ以外の中間電位ではア
クセストランジスタＱ３、Ｑ４かオンしてしまい、ビッ
ト線からアクセストランジスタを通してセル電流か流れ
、待機時に消費電流の増大を招くためである。従ってワ
ード線の選択制御にはＣＭＯＳ論理回路を使う必要かあ
る。
この状況は、近年、超高速大容量ＳＲＡＭに用いられて
きたＢｉＣＭＯ５技術を用いても、このメモリセルを用
いている限り変わらない。ＢｉＣＭＯ５ＳＲＡＭ、特に
入出力仕様をＥＣＬに合わせたＥＣＬ ＢｉＣＭＯ５
ＳＲＡＭでは、その読み出し速度をＥＣＬバイポーラＳ
ＲＡＭなみに高速化するためには周辺回路を全てＣＭＯ
３論理回路より高速なＥＣＬ論理回路で構成することが
望ましい。
きたＢｉＣＭＯ５技術を用いても、このメモリセルを用
いている限り変わらない。ＢｉＣＭＯ５ＳＲＡＭ、特に
入出力仕様をＥＣＬに合わせたＥＣＬ ＢｉＣＭＯ５
ＳＲＡＭでは、その読み出し速度をＥＣＬバイポーラＳ
ＲＡＭなみに高速化するためには周辺回路を全てＣＭＯ
３論理回路より高速なＥＣＬ論理回路で構成することが
望ましい。
（発明か解決しようとする課題）
しかしながら上記欠点があるために、ワード線を駆動す
る回路はＣＭＯ５論理回路を用いる必要がある。これは
ＥＣＬ論理回路では、原理的に低電位電源と同電位の出
力が得られないためである。従ってワード線駆動回路を
０ＭＯ８とすると駆動回路の部分てＥＣＬを用いる場合
に比べ、遅くなる上に、ＥＣＬ論理レベルをＣＭＯ３論
理レベルにレベル変換する回路が必要となり、この変換
時間分たけ、読み出し速度（アクセスタイム）が更に遅
れてしまう欠点がある。
る回路はＣＭＯ５論理回路を用いる必要がある。これは
ＥＣＬ論理回路では、原理的に低電位電源と同電位の出
力が得られないためである。従ってワード線駆動回路を
０ＭＯ８とすると駆動回路の部分てＥＣＬを用いる場合
に比べ、遅くなる上に、ＥＣＬ論理レベルをＣＭＯ３論
理レベルにレベル変換する回路が必要となり、この変換
時間分たけ、読み出し速度（アクセスタイム）が更に遅
れてしまう欠点がある。
この問題を解決する手段として、第５図の回路図のよう
なメモリセルが提案されている。これは、交差結合した
ＮＭＯＳＦＥＴＱＩ、Ｑ２、ＰＭＯＳＦＥＴＱ５、Ｑ６
でフリップフロップを構成している。ＮＭＯＳ Ｆ Ｅ
Ｔのソースは負電位電源（この場合接地） 、ＰＭＯ
ＳＦＥＴのソースは読み出し用ワード線ＲＷＬに接続さ
れている。更に、一方の内部ノードＡは、ゲートを書き
込み用ワード線ＷＷＬに接続し、ＷＷＬによって選択制
御されるアクセストランジスタＱ３を介して書き込み用
ビット線ＷＢＬに接続されている。またもう−方の内部
ノードＢは、ベースを内部ノードＢ１コレクタを正電位
電源、エミッタを読み出し用ビット線ＲＢＬに接続され
たＮＰＮバイポーラトランジスタＴ１を介して読み出し
用ビット線ＲＢＬに接続されている。このＲＢＬには、
ＮＰＮトランジスタＴＲＥＦ、抵抗ＲＲＥＦ、定電流源
１２を有したセンスアンプ１１が接続されている。
なメモリセルが提案されている。これは、交差結合した
ＮＭＯＳＦＥＴＱＩ、Ｑ２、ＰＭＯＳＦＥＴＱ５、Ｑ６
でフリップフロップを構成している。ＮＭＯＳ Ｆ Ｅ
Ｔのソースは負電位電源（この場合接地） 、ＰＭＯ
ＳＦＥＴのソースは読み出し用ワード線ＲＷＬに接続さ
れている。更に、一方の内部ノードＡは、ゲートを書き
込み用ワード線ＷＷＬに接続し、ＷＷＬによって選択制
御されるアクセストランジスタＱ３を介して書き込み用
ビット線ＷＢＬに接続されている。またもう−方の内部
ノードＢは、ベースを内部ノードＢ１コレクタを正電位
電源、エミッタを読み出し用ビット線ＲＢＬに接続され
たＮＰＮバイポーラトランジスタＴ１を介して読み出し
用ビット線ＲＢＬに接続されている。このＲＢＬには、
ＮＰＮトランジスタＴＲＥＦ、抵抗ＲＲＥＦ、定電流源
１２を有したセンスアンプ１１が接続されている。
このセルの書き込み動作は第４図と同様で、書き込み時
には書き込み用ワード線ＷＷＬを高電位にすることで、
内部ノードＡと書き込み用ビット線ＷＢＬを接続し、Ｗ
ＢＬを外部から高電位または低電位とすることで、フリ
ップフロップの書き換えを行なう。書き込み時以外は、
書き込み用ワド線ＷＷＬを低電位電源と同電位にしてお
く。
には書き込み用ワード線ＷＷＬを高電位にすることで、
内部ノードＡと書き込み用ビット線ＷＢＬを接続し、Ｗ
ＢＬを外部から高電位または低電位とすることで、フリ
ップフロップの書き換えを行なう。書き込み時以外は、
書き込み用ワド線ＷＷＬを低電位電源と同電位にしてお
く。
このセルの読み出し動作は、第４図とかなり異なる。読
み出し時には、読み出し用ワード線ＲＷＬを待機時より
も高電位にすることで行なう。
み出し時には、読み出し用ワード線ＲＷＬを待機時より
も高電位にすることで行なう。
読み出し用ビット線ＲＢＬは、センスアンプ回路１１を
介してＶＲＥＦ Ｖｆ（ＶｆはＮＰＮ ）ランジスタ
Ｔｌｌ、Ｆの順方向ベース−エミッタ間電位で約０．８
Ｖ）に充電されている。また、ＲＷＬの選択暗電位ＶＲ
ＷＬＩ＋はＶ。、より高電位に設定しておく。こうする
と、セル選択時、Ｂのノードが高電位の場合は、ＮＰＮ
バイポーラトランジスタＴ１とセンスアンプＴＲＥＥと
の間で差動増幅回路が構成され、読み出し用ビット線、
ＲＢＬの電位かｒＶＲｗＬＨＶ ｆ ＞ＶＲＥＦ Ｖ
ｆ ＪとなってトランジスタＴ ＲＥＦがカットオフ
し、出力ＯＵＴが負荷抵抗Ｒ１Ｐで充電されて、高電位
出力をだす。
介してＶＲＥＦ Ｖｆ（ＶｆはＮＰＮ ）ランジスタ
Ｔｌｌ、Ｆの順方向ベース−エミッタ間電位で約０．８
Ｖ）に充電されている。また、ＲＷＬの選択暗電位ＶＲ
ＷＬＩ＋はＶ。、より高電位に設定しておく。こうする
と、セル選択時、Ｂのノードが高電位の場合は、ＮＰＮ
バイポーラトランジスタＴ１とセンスアンプＴＲＥＥと
の間で差動増幅回路が構成され、読み出し用ビット線、
ＲＢＬの電位かｒＶＲｗＬＨＶ ｆ ＞ＶＲＥＦ Ｖ
ｆ ＪとなってトランジスタＴ ＲＥＦがカットオフ
し、出力ＯＵＴが負荷抵抗Ｒ１Ｐで充電されて、高電位
出力をだす。
一方、Ｂのノードか、低電位すなわち、低電位電源電位
の時は、読み出し用ビット線ＲＢＬはｒＶａｇｐ Ｖ
、ｆＪノままで、トランジスタＴＲＥＦはオン、Ｔ１か
カットオフして出力ＯＵＴは低電位出力をだす。このよ
うにメモリセルの高電位電源を読み出し用ワード線ＲＷ
Ｌにして、中間電位で振幅させることで、このＲＷＬは
ＥＣＬ論理回路で駆動することが可能となる。従ってＥ
ＣＬバイポーラＳＲＡＭと同程度の読み出し速度がＥＣ
Ｌ ＢｉＣＭＯ５ＳＲＡＭでも可能となる。
の時は、読み出し用ビット線ＲＢＬはｒＶａｇｐ Ｖ
、ｆＪノままで、トランジスタＴＲＥＦはオン、Ｔ１か
カットオフして出力ＯＵＴは低電位出力をだす。このよ
うにメモリセルの高電位電源を読み出し用ワード線ＲＷ
Ｌにして、中間電位で振幅させることで、このＲＷＬは
ＥＣＬ論理回路で駆動することが可能となる。従ってＥ
ＣＬバイポーラＳＲＡＭと同程度の読み出し速度がＥＣ
Ｌ ＢｉＣＭＯ５ＳＲＡＭでも可能となる。
しかしながら、第５図のメモリセルは、第４図のメモリ
セルが４個（７）ＮＭＯＳＦＥＴだけで構成されている
のに対し、３個（７）ＮＭＯＳＦＥＴ、２個のＰＭＯ３
ＦＥＴ、１個（７）ＮＰＮバイポーラトランジスタから
なるために、セルサイズがどうしても３〜４倍大きくな
り、バイポーラメモリセルよりはセルサイズが小さいと
はいっても、集積度向上の妨げとなる。中でも、１つの
メモリセル内にＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴを集積
することは、ＰＭＯ３ＦＥＴを入れるＮウェル領域とＮ
ＭＯＳＦＥＴのＰウェル領域をセル内で分離するため、
セルサイズ縮少の上では最大の欠点となる。
セルが４個（７）ＮＭＯＳＦＥＴだけで構成されている
のに対し、３個（７）ＮＭＯＳＦＥＴ、２個のＰＭＯ３
ＦＥＴ、１個（７）ＮＰＮバイポーラトランジスタから
なるために、セルサイズがどうしても３〜４倍大きくな
り、バイポーラメモリセルよりはセルサイズが小さいと
はいっても、集積度向上の妨げとなる。中でも、１つの
メモリセル内にＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴを集積
することは、ＰＭＯ３ＦＥＴを入れるＮウェル領域とＮ
ＭＯＳＦＥＴのＰウェル領域をセル内で分離するため、
セルサイズ縮少の上では最大の欠点となる。
そこで本発明の目的は、ＥＣＬ論理回路によりワード線
の駆動が可能で、しかもＣＭＯＳメモリセルなみの待機
時消費電力を持ち、メモリセルサイズが、ＣＭＯＳ用の
メモリセルに比べてそれほど太き（ならないスタティッ
ク型メモリセルを提供することにある。
の駆動が可能で、しかもＣＭＯＳメモリセルなみの待機
時消費電力を持ち、メモリセルサイズが、ＣＭＯＳ用の
メモリセルに比べてそれほど太き（ならないスタティッ
ク型メモリセルを提供することにある。
（１）一端を第１電位電源に、他端を第１の内部ノード
に接続した第１の抵抗素子と、一端を第１電位電源に、
他端を第２の内部ノードに接続した第２の抵抗素子と、
ドレインを第１の内部ノードに、ソースを読み出し用ワ
ード線に、ゲートを第２の内部ノードに接続した第１の
第１チャネル型ＭＯＳＦＥＴと、ドレインを第２の内部
ノードに、ソースを読み出し用ワード線に、ゲートを第
１内部ノードに接続した第２の第１チャネル型ＭＯ８Ｆ
ＥＴと、ドレインを第１の内部ノードに、ソースを第１
の書き込み用ビット線に、ゲートを書き込み用ワード線
に接続した第３の第１チャネル型ＭＯＳＦＥＴと、ドレ
インを第２の内部ノードに、ソースを第２の書き込み用
ビット線に、ゲートを書き込み用ワード線に接続した第
４の第１チャネル型ＭＯＳＦＥＴと、コレクタを第２電
位電源に、ベースを第２の内部ノードに、エミ・ツタを
第１の読み出し用ビット線に接続した第１の第１極性／
＜イポーラトランジスタを具偏してなるスタテイ・ツク
型メモリセルである。また本発明は、エミ・ツタを第１
の読出し用ビット線に接続して第１の第１極性バイポー
ラトランジスタと共に比較増幅器を構成する第２の第１
極性バイポーラトランジスタを具備してなる上記（１）
に記載のスタテイ・ツク型メモリセルである。
に接続した第１の抵抗素子と、一端を第１電位電源に、
他端を第２の内部ノードに接続した第２の抵抗素子と、
ドレインを第１の内部ノードに、ソースを読み出し用ワ
ード線に、ゲートを第２の内部ノードに接続した第１の
第１チャネル型ＭＯＳＦＥＴと、ドレインを第２の内部
ノードに、ソースを読み出し用ワード線に、ゲートを第
１内部ノードに接続した第２の第１チャネル型ＭＯ８Ｆ
ＥＴと、ドレインを第１の内部ノードに、ソースを第１
の書き込み用ビット線に、ゲートを書き込み用ワード線
に接続した第３の第１チャネル型ＭＯＳＦＥＴと、ドレ
インを第２の内部ノードに、ソースを第２の書き込み用
ビット線に、ゲートを書き込み用ワード線に接続した第
４の第１チャネル型ＭＯＳＦＥＴと、コレクタを第２電
位電源に、ベースを第２の内部ノードに、エミ・ツタを
第１の読み出し用ビット線に接続した第１の第１極性／
＜イポーラトランジスタを具偏してなるスタテイ・ツク
型メモリセルである。また本発明は、エミ・ツタを第１
の読出し用ビット線に接続して第１の第１極性バイポー
ラトランジスタと共に比較増幅器を構成する第２の第１
極性バイポーラトランジスタを具備してなる上記（１）
に記載のスタテイ・ツク型メモリセルである。
即ち本発明は、１つのメモリセルが１つのチャネル型Ｍ
ＯＳＦＥＴたけで構成されているため、ウェル分離領域
か不要で、セルサイズか縮少し、また、フリップフロッ
プの第２電位電源を読み出し用ワード線とすることで、
ＥＣＬ論理回路による読み出し用ワード線駆動を可能に
するものである。
ＯＳＦＥＴたけで構成されているため、ウェル分離領域
か不要で、セルサイズか縮少し、また、フリップフロッ
プの第２電位電源を読み出し用ワード線とすることで、
ＥＣＬ論理回路による読み出し用ワード線駆動を可能に
するものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例のスタティック型メモリセルの回路図であ
るが、これは前記従来例のものと対応させた場合の例で
あるから、対応個所には同一符号を用いる。ここで、抵
抗素子Ｒ１、Ｒ２と交差接続したＰＭＯ８ＦＥＴＱＩ、
Ｑ２を負電位電源（ここでは接地）と読み出し用ワード
線ＲＷＬとの間に形成してフリップフロップとなし、こ
れを記憶要素（メモリセル）としている。ＡｌＢがフリ
ップフロップの相補型内部ノード対である。読み出し用
ワード線ＲＷＬは待機時、選択時を含めてメモリセルの
高電位側電源の役割をする。
図は同実施例のスタティック型メモリセルの回路図であ
るが、これは前記従来例のものと対応させた場合の例で
あるから、対応個所には同一符号を用いる。ここで、抵
抗素子Ｒ１、Ｒ２と交差接続したＰＭＯ８ＦＥＴＱＩ、
Ｑ２を負電位電源（ここでは接地）と読み出し用ワード
線ＲＷＬとの間に形成してフリップフロップとなし、こ
れを記憶要素（メモリセル）としている。ＡｌＢがフリ
ップフロップの相補型内部ノード対である。読み出し用
ワード線ＲＷＬは待機時、選択時を含めてメモリセルの
高電位側電源の役割をする。
（これはチップの高電位電源とは異なる。）これに書き
込み用ワード線ＷＷＬにより、ゲート選択制御されるア
クセストランジスタＱ３、Ｑ４が内部ノードＡ、Ｂと書
き込み用ビット線対ＷＢＬ。
込み用ワード線ＷＷＬにより、ゲート選択制御されるア
クセストランジスタＱ３、Ｑ４が内部ノードＡ、Ｂと書
き込み用ビット線対ＷＢＬ。
ＷＢＬとの間にそれぞれ接続されている。更に、ＮＰＮ
型バイポーラトランジスタＴ１がメモリセル内に設けら
れ、ベースを内部ノードＢ１コレクタをチップの高電位
電源１、エミッタを読み出し用ビット線ＲＢＬに接続さ
れている。またセンスアンプ１１がＲＢＬに接続されて
いる。このように４ＰＭＯＳＦＥＴ、ＩＮＰＮバイポー
ラトランジスタ、２抵抗素子でスタティック型メモリセ
ルを構成するのが本実施例の特徴である。
型バイポーラトランジスタＴ１がメモリセル内に設けら
れ、ベースを内部ノードＢ１コレクタをチップの高電位
電源１、エミッタを読み出し用ビット線ＲＢＬに接続さ
れている。またセンスアンプ１１がＲＢＬに接続されて
いる。このように４ＰＭＯＳＦＥＴ、ＩＮＰＮバイポー
ラトランジスタ、２抵抗素子でスタティック型メモリセ
ルを構成するのが本実施例の特徴である。
このセルの書き込み動作はＷＷＬ、ＷＢＬ。
ＷＢＬを介して行なう。即ち、選択されたメモリセルが
つながったＷＷＬを低電位にすることで、メモリセルの
フリップフロップとビット線対ＷＢＬ、ＷＢＬが接続さ
れ、ビット線対の一方を高電位、他方を低電位にするこ
とで、メモリセルの書き換えを行なう。書き込み時以外
はＷＷＬを高電位電源と同電位にすることで、第４図の
ようなＣＭＯ５用メモリセルと同程度のセル待機時消費
電力を実現できる。
つながったＷＷＬを低電位にすることで、メモリセルの
フリップフロップとビット線対ＷＢＬ、ＷＢＬが接続さ
れ、ビット線対の一方を高電位、他方を低電位にするこ
とで、メモリセルの書き換えを行なう。書き込み時以外
はＷＷＬを高電位電源と同電位にすることで、第４図の
ようなＣＭＯ５用メモリセルと同程度のセル待機時消費
電力を実現できる。
このセルの読み出し動作は、選択されたメモリセルがつ
ながったＲＷＬを待機時よりも高電位にすることで行な
う。第１図中にはセンスアンプ回路１１の一例も示した
が、ＲＷＬは、待機時はバイポーラトランジスタＴＲ８
Ｆのベースに加えられた参照電位Ｖ ＲＥＦを反映して
、ｒＶＲＥｐ−ＶｆＪに充電されている。ＲＷＬの制御
は、選択時にはＶ ＲＥＦより高い高電位Ｖ ＲＥＦＨ
（＞ Ｖ ＲＥＦ ） 、非選択時すなわち待機時には
、ＶＲＥＦより低い低電位■３゜ＦＬ （＜ ＶＲＥＦ
）とする。セル選択時、Ｂのノードが高電位（＞ＶＲ
ＥＰ）の場合には、トランジスタＴ１とＴ ＲＥＦで構
成される比較用差動増幅回路ではＴ］がオンし、ＴＲＥ
Ｅか力・ソトオフするため、センスアンプ出力ＯＵＴは
抵抗負荷ＲＲＥＦて充電されて高電位出力を出す。これ
か“１′読みの場合の読み出し動作である。一方、Ｂの
ノードが、負電位（−ＶＥＥ）の場合にはＴ１がオフし
、Ｔ ＲＥＦがオンするため、センスアンプ出力ＯＵＴ
は低電位出力を出す。これが読みの場合の読み出し動作
である。
ながったＲＷＬを待機時よりも高電位にすることで行な
う。第１図中にはセンスアンプ回路１１の一例も示した
が、ＲＷＬは、待機時はバイポーラトランジスタＴＲ８
Ｆのベースに加えられた参照電位Ｖ ＲＥＦを反映して
、ｒＶＲＥｐ−ＶｆＪに充電されている。ＲＷＬの制御
は、選択時にはＶ ＲＥＦより高い高電位Ｖ ＲＥＦＨ
（＞ Ｖ ＲＥＦ ） 、非選択時すなわち待機時には
、ＶＲＥＦより低い低電位■３゜ＦＬ （＜ ＶＲＥＦ
）とする。セル選択時、Ｂのノードが高電位（＞ＶＲ
ＥＰ）の場合には、トランジスタＴ１とＴ ＲＥＦで構
成される比較用差動増幅回路ではＴ］がオンし、ＴＲＥ
Ｅか力・ソトオフするため、センスアンプ出力ＯＵＴは
抵抗負荷ＲＲＥＦて充電されて高電位出力を出す。これ
か“１′読みの場合の読み出し動作である。一方、Ｂの
ノードが、負電位（−ＶＥＥ）の場合にはＴ１がオフし
、Ｔ ＲＥＦがオンするため、センスアンプ出力ＯＵＴ
は低電位出力を出す。これが読みの場合の読み出し動作
である。
このように読み出し時、待機時の制御はＲＷＬを中間電
位で駆動すればよいため、この読み出しワード線ＲＷＬ
はＥＣＬ論理回路で駆動することが可能である。従って
ＥＣＬバイポーラＲＡＭと同程度の読み出し時間が可能
となる。また抵抗素子Ｒ１、Ｒ２はポリシリコンなどを
用いてＰＭＯＳＦＥＴ上に縦積みで形成することが可能
なので、ＮＭＯＳＥＦＴを用いた第５図に比較してセル
面積の増加につながらない。また、ノくイポーラトラン
ジスタのオン時のベース電流はＰＭＯＳＦＥＴから供給
されるので、この抵抗素子Ｒ１、Ｒ２の抵抗値は、内部
ノードＡ、Ｂの電荷を保持する程度に小さければよく、
高抵抗ポリシリコンを用いて第５図のセルなみに待機時
消費電力を下げることができる。更に高抵抗ポリシリコ
ンのかわりにＮ型薄膜トランジスタを用いれば、ＰＭＯ
ＳＦＥＴ上に構成でき、しかも、オン時の抵抗は高抵抗
ポリシリコンより２〜３桁小さいので、より安定動作が
できる。
位で駆動すればよいため、この読み出しワード線ＲＷＬ
はＥＣＬ論理回路で駆動することが可能である。従って
ＥＣＬバイポーラＲＡＭと同程度の読み出し時間が可能
となる。また抵抗素子Ｒ１、Ｒ２はポリシリコンなどを
用いてＰＭＯＳＦＥＴ上に縦積みで形成することが可能
なので、ＮＭＯＳＥＦＴを用いた第５図に比較してセル
面積の増加につながらない。また、ノくイポーラトラン
ジスタのオン時のベース電流はＰＭＯＳＦＥＴから供給
されるので、この抵抗素子Ｒ１、Ｒ２の抵抗値は、内部
ノードＡ、Ｂの電荷を保持する程度に小さければよく、
高抵抗ポリシリコンを用いて第５図のセルなみに待機時
消費電力を下げることができる。更に高抵抗ポリシリコ
ンのかわりにＮ型薄膜トランジスタを用いれば、ＰＭＯ
ＳＦＥＴ上に構成でき、しかも、オン時の抵抗は高抵抗
ポリシリコンより２〜３桁小さいので、より安定動作が
できる。
また、ＮＰＮ ）ランジスタはコレクタ電位が高電位電
源と同電位に固定されているので、コレクタ分離領域が
不要で、ＰＭＯＳＦＥＴ（７）Ｎウェル領域と共用する
ことができる。従って、このメモリセルは、ウェル分離
領域を、第５図と異なり全く必要とせず、完全にＮウェ
ル単一領域に形成できる。従って、第４図に示したよう
な従来の高抵抗負荷型４個のトランジスタメモリセルに
比べて、ＮＰＮバイポーラトランジスタのベース領域と
エミッタ領域針だけのメモリセルの増加で済むため、メ
モリセルサイズの増大は第４図に比べ約２倍程度で済み
、第５図のセルサイズに対して約２５％〜５０％小さい
。更に、ＰＭＯＳＦＥＴＱ２のドレインとバイポーラＴ
１の外部ベースを共用すれば、もっとセルサイズを縮少
することができる。
源と同電位に固定されているので、コレクタ分離領域が
不要で、ＰＭＯＳＦＥＴ（７）Ｎウェル領域と共用する
ことができる。従って、このメモリセルは、ウェル分離
領域を、第５図と異なり全く必要とせず、完全にＮウェ
ル単一領域に形成できる。従って、第４図に示したよう
な従来の高抵抗負荷型４個のトランジスタメモリセルに
比べて、ＮＰＮバイポーラトランジスタのベース領域と
エミッタ領域針だけのメモリセルの増加で済むため、メ
モリセルサイズの増大は第４図に比べ約２倍程度で済み
、第５図のセルサイズに対して約２５％〜５０％小さい
。更に、ＰＭＯＳＦＥＴＱ２のドレインとバイポーラＴ
１の外部ベースを共用すれば、もっとセルサイズを縮少
することができる。
第２図に本発明の他の実施例によるメモリセルの回路図
を示す。これは第１図に加え、ＡのノードにもＮＰＮバ
イポーラトランジスタＴ２を付加したもので、読み出し
用ビット線もＲＢＬ。
を示す。これは第１図に加え、ＡのノードにもＮＰＮバ
イポーラトランジスタＴ２を付加したもので、読み出し
用ビット線もＲＢＬ。
ＲＢＬの対になるバイポーラトランジスタが１個加わっ
た分だけセルサイズが大きくなるが、ビット線対ＲＢＬ
、ＲＢＬで差動型の読み出し動作がセンスアンプ１３で
て亀るため、第１図よりも高速な読み出し動作が可能に
なる。
た分だけセルサイズが大きくなるが、ビット線対ＲＢＬ
、ＲＢＬで差動型の読み出し動作がセンスアンプ１３で
て亀るため、第１図よりも高速な読み出し動作が可能に
なる。
第３図に本発明の他の実施例によるメモリセルの回路図
を示す。第３図ではＮＭＯＳＦＥＴ４個。
を示す。第３図ではＮＭＯＳＦＥＴ４個。
ＰＮＰバイポーラトランジスタ１個、抵抗素子２個から
形成されている。このように同一基板上にＮＰＮ、ＰＮ
Ｐ、ＣＭＯ５の素子が集積される完全Ｂ１ＭＯＳ構造に
おいては、Ｐウェル中にメモリセルを構成することか可
能である。この時、電位の接続などは全て第１図の例と
双対である。
形成されている。このように同一基板上にＮＰＮ、ＰＮ
Ｐ、ＣＭＯ５の素子が集積される完全Ｂ１ＭＯＳ構造に
おいては、Ｐウェル中にメモリセルを構成することか可
能である。この時、電位の接続などは全て第１図の例と
双対である。
なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えばＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに、
ＮＰＮバイポーラトランジスタをＰＮＰバイポーラトラ
ンジスタに、正電位電源を負電位電源に、負電位電源を
正電位電源に置き換える等、極性を逆転させたものを用
いてもよい。
能である。例えばＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに、
ＮＰＮバイポーラトランジスタをＰＮＰバイポーラトラ
ンジスタに、正電位電源を負電位電源に、負電位電源を
正電位電源に置き換える等、極性を逆転させたものを用
いてもよい。
［発明の効果］
以上のように本発明によるスタテック型メモリセルにお
いては、読み出し用のワード線がＥＣＬ論理回路を用い
て中間電位で駆動できるため、従来のＣＭＯ３用メモリ
セルに比べ、間にＣＭＯ５論理回路が入らないので、高
速な読み出し動作か可能であり、また、メモリセルが、
４個の第１チャネル型ＭＯ３ＦＥＴ、１個の第１極性の
バイポーラトランジスタ、２個の抵抗素子から形成され
るため、単一の導電型ウェル内にメモリセルを形成でき
、従来のＢｉＣＭＯ３用メモリセルに比べ、セル面積が
大幅に小さくでき、高集積化及び大容量化が可能になる
等積々の効果がある。
いては、読み出し用のワード線がＥＣＬ論理回路を用い
て中間電位で駆動できるため、従来のＣＭＯ３用メモリ
セルに比べ、間にＣＭＯ５論理回路が入らないので、高
速な読み出し動作か可能であり、また、メモリセルが、
４個の第１チャネル型ＭＯ３ＦＥＴ、１個の第１極性の
バイポーラトランジスタ、２個の抵抗素子から形成され
るため、単一の導電型ウェル内にメモリセルを形成でき
、従来のＢｉＣＭＯ３用メモリセルに比べ、セル面積が
大幅に小さくでき、高集積化及び大容量化が可能になる
等積々の効果がある。
第１図ないし第３図は本発明の各実施例の回路図、第４
図、第５図は従来例の回路図である。 Ｑ１〜Ｑ４・・・ＭＯＳＦＥＴ、Ｒ，−Ｒ２・・・抵抗
、Ａ、Ｂ・・・ノード、Ｔ１．Ｔ２ 、ＴＲＥＰ・・・
バイボラトランジスタ、ＷＷＬ・・・書き込み用ワード
線、ＲＷＬ・・・読み出し用ワード線、ＲＢＬ、ＲＢＬ
・・・読み出し用ビット線対、ＷＢＬ、ＷＢＬ・・・書
き込み用ビット線対、１・・・電源、１１．１３・・・
比較増幅器。 出願人代理人 弁理士 鈴江武彦 第４ 図
図、第５図は従来例の回路図である。 Ｑ１〜Ｑ４・・・ＭＯＳＦＥＴ、Ｒ，−Ｒ２・・・抵抗
、Ａ、Ｂ・・・ノード、Ｔ１．Ｔ２ 、ＴＲＥＰ・・・
バイボラトランジスタ、ＷＷＬ・・・書き込み用ワード
線、ＲＷＬ・・・読み出し用ワード線、ＲＢＬ、ＲＢＬ
・・・読み出し用ビット線対、ＷＢＬ、ＷＢＬ・・・書
き込み用ビット線対、１・・・電源、１１．１３・・・
比較増幅器。 出願人代理人 弁理士 鈴江武彦 第４ 図
Claims (11)
- （１）一端を第１電位電源に、他端を第１の内部ノード
に接続した第１の抵抗素子と、一端を第１電位電源に、
他端を第２の内部ノードに接続した第２の抵抗素子と、
ドレインを第１の内部ノードに、ソースを読み出し用ワ
ード線に、ゲートを第２の内部ノードに接続した第１の
第１チャネル型ＭＯＳＦＥＴと、ドレインを第２の内部
ノードに、ソースを読み出し用ワード線に、ゲートを第
１の内部ノードに接続した第２の第１チャネル型、ＭＯ
ＳＦＥＴと、ドレインを第１の内部ノードに、ソースを
第１の書き込み用ビット線に、ゲートを書き込み用ワー
ド線に接続した第３の第１チャネル型ＭＯＳＦＥＴと、
ドレインを第２の内部ノードに、ソースを第２の書き込
み用ビット線に、ゲートを書き込み用ワード線に接続し
た第４の第１チャネル型ＭＯＳＦＥＴと、コレクタを第
２電位電源に、ベースを第２の内部ノードに、エミッタ
を第１の読み出し用ビット線に接続した第１の第１極性
バイポーラトランジスタを具備してなるスタティック型
メモリセル。 - （２）エミッタを第１の読出し用ビット線に接続して第
１の第１極性バイポーラトランジスタと共に比較増幅器
を構成する第２の第１極性バイポーラトランジスタを具
備してなる請求項１に記載のスタティック型メモリセル
。 - （３）コレクタを第２電位電源に、ベースを第１の内部
ノードに、エミッタを第２の読み出し用ビット線に接続
した第３の第１極性バイポーラトランジスタを具備して
なる請求項１に記載のスタティック型メモリセル。 - （４）第１極性バイポーラトランジスタの第１導電型コ
レクタ領域と第１チャネル型ＭＯＳＦＥＴの第１導電型
ウェル領域を共用し、第１チャネル型ＭＯＳＦＥＴ（７
）Ｎウェル領域の電位を第２電位電源とすることを特徴
とする請求項１または２に記載のスタティック型メモリ
セル。 - （５）第１の第１チャネル型ＭＯＳＦＥＴのドレイン領
域と第１の第１極性バイポーラトランジスタの外部ベー
ス領域を共用することを特徴とする請求項１または２に
記載のスタティック型メモリセル。 - （６）第２の第１チャネル型ＭＯＳＦＥＴのドレイン領
域と第３の第１極性バイポーラトランジスタの外部ベー
ス領域を共用することを特徴とする請求項３に記載のス
タティック型メモリセル。 - （７）第１、第２の抵抗素子として、ゲートをドレイン
が接続されているのと反対側の内部ノードに接続した薄
膜トランジスタを用いることを特徴とした請求項１また
は２に記載のスタティック型メモリセル。 - （８）第１、第２の抵抗素子として、高抵抗ポリシリコ
ンを用いることを特徴とした請求項１または２に記載の
スタティック型メモリセル。 - （９）書き込み時には書き込み用ワード線を第１電位電
源と同電位にし、第１、第２の書き込み用ビット線に相
補信号を与えて書き込みを行うことを特徴とする請求項
１または２に記載のスタティック型メモリセル。 - （１０）読み出し時には、選択された読み出し用ワード
線を非選択ワード線の読み出し用ワード線電位よりも絶
対値的に高電位にすることを特徴とする請求項１または
２に記載のスタティック型メモリセル。 - （１１）第１及び第２の読み出し用ビット線電位を比較
するセンスアップを具備したことを特徴とする請求項３
に記載のスタティック型メモリセル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194982A JPH0482085A (ja) | 1990-07-25 | 1990-07-25 | スタティック型メモリセル |
| US07/735,047 US5239501A (en) | 1990-07-25 | 1991-07-24 | Static memory cell |
| KR2019960030171U KR0140214Y1 (ko) | 1990-07-25 | 1996-09-20 | 스태틱형 메모리셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194982A JPH0482085A (ja) | 1990-07-25 | 1990-07-25 | スタティック型メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482085A true JPH0482085A (ja) | 1992-03-16 |
Family
ID=16333576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194982A Pending JPH0482085A (ja) | 1990-07-25 | 1990-07-25 | スタティック型メモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5239501A (ja) |
| JP (1) | JPH0482085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117026A (ja) * | 2007-11-05 | 2009-05-28 | Sony Computer Entertainment Inc | Ｓｒａｍのビット線スクリーニング方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548029A (ja) * | 1991-08-21 | 1993-02-26 | Sony Corp | 半導体記憶装置 |
| TW243531B (ja) * | 1993-09-03 | 1995-03-21 | Motorola Inc | |
| US5432736A (en) * | 1994-01-21 | 1995-07-11 | Microunity Systems Engineering, Inc. | BiCMOS memory cell with current access |
| US20040156228A1 (en) * | 2003-02-10 | 2004-08-12 | Artisan Components, Inc. | High density beta ratio independent core cell |
| US7106620B2 (en) * | 2004-12-30 | 2006-09-12 | International Business Machines Corporation | Memory cell having improved read stability |
| US7420836B1 (en) * | 2007-02-13 | 2008-09-02 | International Business Machines Corporation | Single-ended memory cell with improved read stability and memory using the cell |
| US7606062B2 (en) * | 2007-12-31 | 2009-10-20 | Intel Corporation | Ultra low voltage and minimum operating voltage tolerant register file |
| US8115513B2 (en) * | 2009-03-02 | 2012-02-14 | Mitsubishi Electric Research Laboratories, Inc. | Circuits for soft logical functions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135393A (en) * | 1979-04-06 | 1980-10-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory element |
| JPS60136095A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 半導体メモリ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143587A (en) * | 1980-03-26 | 1981-11-09 | Fujitsu Ltd | Static type memory circuit |
| DE3030867A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer einen in zeilen und spalten organisierten festwertspeicher zur vermeidung des absinkens von bitleitunspotenialen |
| JP2539835B2 (ja) * | 1987-07-07 | 1996-10-02 | ファナック株式会社 | ガスレ−ザ装置 |
| US4862421A (en) * | 1988-02-16 | 1989-08-29 | Texas Instruments Incorporated | Sensing and decoding scheme for a BiCMOS read/write memory |
| US4933899A (en) * | 1989-02-01 | 1990-06-12 | Cypress Semiconductor | Bi-CMOS semiconductor memory cell |
-
1990
- 1990-07-25 JP JP2194982A patent/JPH0482085A/ja active Pending
-
1991
- 1991-07-24 US US07/735,047 patent/US5239501A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135393A (en) * | 1979-04-06 | 1980-10-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory element |
| JPS60136095A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117026A (ja) * | 2007-11-05 | 2009-05-28 | Sony Computer Entertainment Inc | Ｓｒａｍのビット線スクリーニング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5239501A (en) | 1993-08-24 |
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