KR0139901B1 - 디램의 저장전극 제조방법 - Google Patents
디램의 저장전극 제조방법Info
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Abstract
본 발명은 반도체 소자의 디램의 저장전극 제조방법에 관한 것으로, 특히 캐패시터 용량을 증대시키기 위하여 저장전극을 다층구조로 적층하고, 예정된 식각방법으로 저장전극의 측면에 요철부를 제조하는 방법에 관한 것이다.
Description
제1도는 종래의 기술로 디램셀의 저장전극을 제조한 단면도.
제2a도 내지 제2c도는 본 발명에 의해 디램셀의 저장전극을 제조하는 과정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리막
3 : 게이트산화막 4 : 게이트전극
5 : 절연층 6 : 소오스/드레인영역
7 : 제1 폴리실리콘층 8 : 단결정실리콘층
9 : 제2 폴리실리콘층 10 : 감광막패턴
17, 20 : 저장전극
본 발명은 반도체 소자의 디램의 저장전극 제조방법에 관한 것으로, 특히 캐패시터 용량을 증대시키기 위하여 저장전극을 다층구조로 적층하고, 예정된 식각방법으로 저장전극의 측면에 요철부를 제조하는 방법에 관한 것이다.
디램소자가 고집적화 됨에 따라 단위 셀의 면적이 감소하게 되어 종래의 캐패시터 구조로는 캐패시터 용량을 충족시키기가 어렵다.
종래의 스택구조의 저장전극을 제1도를 참조하여 설명하면 다음과 같다. 반도체기판(1)에 소자분리막(2)과 소오스/드레인영역(6), 게이트산화막(3), 게이트전극(4)으로 이루어진 MOSFET를 제조한 다음, 전체적으로 절연층(5)을 형성하고, 저장전극용 콘택홀을 형성하고, 그 상부에 폴리실리콘층을 증착한 후 사진식각 공정으로 저장전극(17)을 형성한 단면도이다.
그러나 상기한 구조의 저장전극으로는 고집적된 디램소자에서 충분한 용량을 얻기가 어 렵다.
따라서, 본 발명은 디램셀의 면적을 동일하게 하면서 저장전극의 표면적을 증대시키기 위해 폴리실리콘층과 에피텍셜 단결정실리콘층에 의한 3중 구조를 갖는 저장전극의 측면에 요부를 형성하는 저장전극 제조방법을 제공하는데 그 목적이 있다.
본 발명의 특징은 소정의 하부구조물이 형성되어있는 반도체기판상에 저장전극 콘택홀을구비하는 절연층을 형성하는 단계와, 상기 구조의 전표면에 제1 폴리실리콘층, 분자 빔 에피텍셜(Molecular Beam Epitaxial)방법으로 형성된 에피텍셜 단결정실리콘층, 제2 폴리실리콘층을 순차적으로 적층하는 단계와, 저장전극 마스크를 이용하여 제2 폴리실리콘층은 등방성 식각하고, 에피텍셜 단결정 실리콘층은 비등방성 식각하고, 제1 폴리실리콘층은 등방성식각하여 측면에 요철부가 구비된 저장전극을 형성하는 단계를 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명에 의해 저장전극을 제조하는 공정을 도시한 단면도이다.
제2a도는 실리콘기판(1)에 필드산화막(2)을 형성하고, 게이트산화막(3), 게이트전극(4), 소오스/드레인영역(6)을 구비한 MOSFET를 형성한 다음, 저장전극 콘택홀이 구비된 절연층(5)을 형성하고, 전체구조 상부에 제1 폴리실리콘층(7), 에피텍셜 단결정실리콘층(8), 제2 폴리실리콘층(9)을 적층하고, 그 상부에 저장전극 마스크용 감광막 패턴(10)을 형성한 단면도로서, 상기 제1, 제2 폴리실리콘층(7, 9)과 에피텍셜 단결정실리콘층(8)은 POCl3도핑방법으로 인(P)을 도핑한 것이다. 여기서 상기 에피텍셜 단결정실리콘층(8)은 분자빔 에피텍셜(Molcular Beam Epitaxial)방법으로 증착한 것이다.
제2b도는 등방성식각으로 제2 폴리실리콘층(9)을, 이방성식각으로 에피텍셜 단결정실리콘층(8)을, 등방성 식각으로 제1 폴리실리콘층(7)을 순차적으로 식각하여 요부를 갖는 제1, 제2 폴리실리콘층패턴(9', 7')과 철부를 갖는 에피텍셜 단결정실리콘층 패턴(8')을 형성한 단면도이다.
제2c도는 상기 감광막패턴(10)을 제거하고, 측벽에 요철부를 갖는 저장전극(20)을 도시한 단면도로서, 제3 폴리실리콘층 패턴(9')의 측면에 제거된 지역(a)이 제 1 폴리실리콘층 패턴(7')의 측면에 제거된 지역(b)보다 더 크게 형성되어 후공정의 유전체막과 플레이트전극 형성을 용이하게 해 준다.
상기한 본 발명에 의하면 제1 및 제3 폴리실리콘층 사이에 에피텍셜 단결정실리콘층을 형성하고, 식각공정에서 상기 층들의 식각비가 상호 차이나는 점을 이용하여 측벽에 요철부를 갖는 저장전극을 형성함으로써 캐패시터 용량을 증대시킬 수 있다.
Claims (3)
- 소정의 하부구조물이 형성되어있는 반도체 기판상에 저장 전극 콘택홀을 구비하는 절연층을 형성하는 단계와, 상기 구조의 전표면에 제1 폴리실리콘층을 형성하는 단계와, 상기 제1 폴리실리콘층 상부에 분자 빔 에피텍셜방법으로 형성된 에피텍셜 단결정실리콘층을 형성하는 단계와, 상기 에픽텍셜 단결정실리콘층 상부에 제2 폴리실리콘층을 형성하는 단계와, 저장전극 마스크를 이용하여 계2 폴리실리콘층은 등방성 식각하고, 에피텍셜 단결정 실리콘층은 비등방성 식각하고, 계1 폴리실리콘층은 등방성식각하여 측면에 요철부가 구비된 저장전극을 형성하는 단계를 포함하는 디램의 저장전극 제조방법.
- 제 1 항에 있어서, 상기 제1, 제2 폴리실리콘층과 에피텍셜 다결정실리콘층을 적층할 때 POCl3도핑방법으로 불순물을 도핑시키는 것을 특징으로 하는 디램의 저장전극 제조방법.
- 제 1 항에 있어서, 상기 제2 폴리실리콘층의 언더컷트된 부분이 제1 폴리실리콘층의 언더컷트된 부분보다 더 크게 형성하는 것을 특징으로 하는 디램의 저장전극 제조방법.
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