JP4357698B2 - リセット回路及び電源装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＶＳＳよりも低い電圧を発生させる電源用ＩＣが、消費電力を節約するために内部回路の動作を停止するスタンバイモードを持ち、スタンバイモードにおいて電源用ＩＣの出力電圧端子をＧＮＤレベルに短絡するリセット回路に関する。
【０００２】
【従来の技術】
液晶表示パネル（以下ＬＣＤパネルと称す）を駆動するには通常正負のバイアス電源を必要とする。ＬＣＤパネルを携帯機器に搭載する場合、電池からＬＣＤパネルが必要とする電圧に昇圧したり、反転電圧を発生するために、スイッチングレギュレータやチャージポンプ回路といった電源用IＣが用いられている。そして携帯機器に搭載される電池の動作寿命を長くするために、電源用ＩＣにはＬＣＤの表示の必要のないときに内部回路の動作をすべて停止するスタンバイモードを設けたいという要請がある。このとき電源用ＩＣの内部回路が動作を停止すると、電源用ＩＣの出力端子に接続されている容量に残留する電荷がリークによって減少することにより、出力電圧は緩やかに減少していく。
【０００３】
しかしながらこのように電源用ＩＣの出力電圧が長い時間にわたって残留するとＬＣＤパネルに過度の負荷を与えることになり、信頼性上好ましくないという問題がある。そこで解決手段として、ＭＯＳスイッチを出力端子とＧＮＤ間に接続し、ＭＯＳスイッチをオンさせることで出力端子をＧＮＤレベルに短絡し、容量の残留電荷を短時間に放電する方法が考えられる。
【０００４】
電源ＩＣの出力電圧が、ＩＣの２つの電源電圧のうち低い方の電源電圧ＶＳＳより低い場合、このＭＯＳスイッチはＩＣ上では実現できない。なぜならもしＭＯＳスイッチをＮチャネルトランジスタで実現しようとすると、ＶＳＳレベルのＰ型基板とＶＳＳより低い電位のＮ＋領域で寄生ＰＮ接合ダイオードが常にオンしてしまうために、電源ＩＣの出力電圧はＶＳＳレベルからダイオードの順方向オン電圧分だけ下がった電圧に固定されてしまうからである。一方、もしＭＯＳスイッチをＰチャネルトランジスタで実現しようとすると、Ｐチャネルトランジスタのゲート電圧がＩＣの２つの電源電圧ＶＤＤとＶＳＳのレベルでコントロールされた場合、ゲート電圧がソース電圧（ＶＳＳレベル）よりも小さくなることがなく、Ｐチャネルトランジスタは常にオフしてしまう。
【０００５】
また、外付けＮチャネルトランジスタを用いたとしても、このトランジスタのゲート電圧を制御するのにＩＣの２つの電源電圧ＶＤＤとＶＳＳを用いるとトランジスタが常にオンしてしまい、オンオフの制御ができない。一方、外付けＰチャネルトランジスタを用いたとしても、このトランジスタのゲート電圧を制御するのにＩＣの２つの電源電圧ＶＤＤとＶＳＳを用いるとトランジスタが常にオフしてしまい、オンオフの制御ができない。
【０００６】
【発明が解決しようとする課題】
上記のように、ＶＳＳよりも低い電圧を発生させる電源用ＩＣが、内部回路の動作を停止するスタンバイモードにおいて電源用ＩＣの出力電圧端子をＧＮＤレベルに短絡するのにＭＯＳスイッチを用い、ＭＯＳスイッチのゲート電圧を制御するのにＩＣの２つの電源電圧ＶＤＤとＶＳＳを用いるとＭＯＳスイッチのオンオフの制御ができないという欠点を有していた。
【０００７】
【課題を解決するための手段】
上記問題点を解決するために、この発明は、外付け部品である１つのＰチャネルトランジスタ、外付け部品である１つのＮチャネルトランジスタ、外付け部品である１つの抵抗からなるインバータを正の電源電圧（ＶＤＤ）と反転型スイッチングレギュレータの発生する負の電圧によって動作させる構成とした。上記のように構成されたリセット回路では、回路構成が単純でありコストを低減できるという特長がある。電流はモードを切りかえる瞬間にインバータを通して流れる貫通電流のみであるため、消費電流を極小に抑えることができる。また上記問題点を解決するための他の実現手段として、この発明は、電源ICの負の出力電圧端子をＧＮＤレベルに短絡するのに、コンパレータ回路と参照電圧によってＭＯＳスイッチの制御をさせる構成とした。上記のように構成されたリセット回路ではコンパレータ回路の負側の電源電圧を電源用IＣの負側の出力電圧から供給することにより、コンパレータ回路の出力電圧の振幅がＶＤＤから電源用ＩＣの負側の出力電圧のレベルまで広がり、ＭＯＳスイッチのオンオフの制御を確実に行うことができるという特長がある。
【０００８】
【発明の実施の形態】
以下に、この発明の実施例を図面に基づいて説明する。以下の説明文の中で、電源電圧ＶＳＳとＧＮＤは等しい電位であるとする。図１（ａ）は、ＶＳＳよりも低い電圧を発生する電源用ＩＣを表す。端子２（VOUT N）はVSSよりも低い電圧を発生する電源用ＩＣの出力端子である。図１（ｂ）は、この発明によるリセット回路の構成図の一例である。インバータ５の正の電源電圧は、電源用ＩＣの正の電源電圧と同じＶＤＤを用い、インバータ５の負の電源電圧は電源用ICの出力電圧VOUT Nを用いている。ここでVOUT Nは電源用ICの負の電源電圧VSSよりも低い電位であることに注意したい。
【０００９】
インバータ５の入力端子にリセット制御信号３（RESET X）が与えられると、インバータ５は、リセット制御信号３のレベルに応じて、HIGHもしくはLOWに相当する電圧を出力し、Ｎチャネルトランジスタ２０のゲート端子に与えられる。このときリセット制御信号３のＨＩＧＨ，ＬＯＷのレベルはそれぞれ電源ＩＣの電源電圧ＶＤＤ，ＶＳＳと等しいとする。
【００１０】
リセット制御信号３がＨＩＧＨ、すなわちＶＤＤのときはインバータ５の出力はＶＯＵＴ＿Ｎとなってトランジスタ２０はオフ状態となり、ＶＯＵＴ＿ＮとＧＮＤ間は開放状態となる。一方、リセット制御信号３がＬＯＷ、すなわちＶＳＳのときはインバータ５の出力はＶＤＤとなって、トランジスタ２０がオン状態となり、ＶＯＵＴ＿ＮとＧＮＤは短絡される。そして電源ＩＣ出力端子２に接続した容量１５に残留していた電荷が放電され、ＶＯＵＴ＿ＮはＧＮＤレベルに等しくなる。
【００１１】
インバータ５をトランジスタと抵抗を用いて構成した回路を図２に示す。リセット制御信号３がＨＩＧＨ、すなわちＶＤＤのときはＰチャネルトランジスタ３４はオフ、Ｎチャネルトランジスタ２７はオンとなるため、インバータ５の出力はＶＯＵＴ＿Ｎとなる。そして、Ｎチャネルトランジスタ２０のゲートソース間には電位差がないので、オフ状態となり、ＶＯＵＴ＿ＮとＧＮＤ間は開放状態となる。リセット制御信号３がＬＯＷすなわちＶＳＳのときはＰチャネルトランジスタ３４、Ｎチャネルトランジスタ２７はともにオンとなる。２つのトランジスタの間には抵抗５０が挿入されており、抵抗５０の両端には電圧降下が生じるのでインバータ５の出力は比較的ＶＤＤに近い値が得られる。
【００１２】
このとき、Ｎチャネルトランジスタ２０のしきい値電圧をＶＴＮとすると、インバータ５の出力電圧がＧＮＤ＋ＶＴＮ以上あれば、トランジスタ２０がオン状態となり、ＶＯＵＴ＿ＮとＧＮＤは短絡され、ＶＯＵＴ＿ＮはＧＮＤレベルに等しくなる。インバータ５の出力電圧は次のように表わされる。
【００１３】
Ｖ＝（Ｒ＋ＲＯＮ＿ｎ）／（ＲＯＮ＿ｐ＋Ｒ＋ＲＯＮ＿ｎ）＊（ＶＤＤ−ＶＯＵＴ＿Ｎ）＋ＶＯＵＴ＿ＮここでＲは抵抗５０の抵抗値をさす。ＲＯＮ＿ｎ、ＲＯＮ＿ｐはそれぞれＮチャネルトランジスタ２７、Ｐチャネルトランジスタ３４のオン抵抗をさす。ＶＯＵＴ＿ＮはＮチャネルトランジスタ２０がオンする前の電源ＩＣの出力電圧２をさす。Ｎチャネルトランジスタ２０がオンしてＶＯＵＴ＿ＮがＧＮＤレベルにリセットされるためには、この電圧ＶがＧＮＤ＋ＶＴＮが等しいとして
Ｒ’＞（ＶＴＮ−ＶＯＵＴ＿Ｎｙ（ＶＤＤ−ＶＯＵＴ＿Ｎ）を満たすように、Ｒ、ＲＯＮ＿ｎ、ＲＯＮ＿ｐを選択する必要がある。ここでＲ’は（Ｒ＋ＲＯＮ＿ｎ）／（ＲＯＮ＿ｐ＋Ｒ＋ＲＯＮ＿ｎ）をさす。ＶＯＵＴ＿ＮがＧＮＤにリセットされればＮチャネルトランジスタ２７のゲートソース間の電位は０になるので、Ｎチャネルトランジスタ２７がオフする。したがって、Ｐチャネルトランジスタ３４とＮチャネルトランジスタ２７を通して貫通電流が流れることはなくなる。
【００１４】
図１の回路は図３の回路によっても実現できる。この場合も図２の回路のときと同様のふるまいをする。リセット制御信号３がＶＤＤのときはＰチャネルトランジスタ３５はオフ、Ｎチャネルトランジスタ２８はオンとなるため、インバータ５の出力はＶＯＵＴ＿Ｎとなる。そして、Ｎチャネルトランジスタ２０のゲートソース間には電位差がないので、トランジスタ２０はオフ状態となり、ＶＯＵＴ＿ＮとＧＮＤ間は開放状態となる。リセット制御信号３がＶＳＳのときはＰチャネルトランジスタ３５、Ｎチャネルトランジスタ２８はともにオンとなる。ここではＮチャネルトランジスタ２８とＶＯＵＴ＿Ｎの間に抵抗５１が挿入されており、抵抗５１の両端には電圧降下が生じるのでインバータ５の出力は比較的ＶＤＤに近い値が得られる。ここでもインバータ５の出力電圧がＧＮＤ＋ＶＴＮ以上あれば、トランジスタ２０がオン状態となり、ＶＯＵＴ＿ＮとＧＮＤは短絡され、ＶＯＵＴ＿ＮはＧＮＤレベルに等しくなる。インバータ５の出力電圧は図２の回路のときと同様、次のように表わされる。Ｖ＝（Ｒ＋ＲＯＮ＿ｎ）／（ＲＯＮ＿ｐ＋Ｒ＋ＲＯＮ＿ｎ）＊（ＶＤＤＶＯＵＴ＿Ｎ）＋ＶＯＵＴ＿Ｎしたがって、Ｎチャネルトランジスタ２０がオンしてＶＯＵＴ＿ＮがＧＮＤレベルにリセットされるためにはここでもＲ’＞（ＶＴＮ−ＶＯＵＴ＿Ｎ）／（ＶＤＤ−ＶＯＵＴ＿Ｎ）を満たすように、Ｒ、ＲＯＮ＿ｎ、ＲＯＮ＿ｐを選択する必要がある。ただし、図２の回路のときと違って、Ｎチャネルトランジスタ２８のゲートソース間電圧は抵抗５１の電圧降下分だけ小さくなるので、Ｐチャネルトランジスタ３４と３５、Ｎチャネルトランジスタ２７と２８のサイズがそれぞれ等しく、抵抗５０と５１の値が等しければ、Ｎチャネルトランジスタ２８のオン抵抗はＮチャネルトランジスタ２７のそれよりも大きくなり、図３のインバータ５の出力電圧は図２のそれよりもより高く出る。
【００１５】
この場合もＶＯＵＴ＿ＮがＧＮＤに等しくなれば、Ｎチャネルトランジスタ２８のゲートソース間の電位はＯＶになるので、Ｐチャネルトランジスタ３５とＮチャネルトランジスタ２８を通して貫通電流が流れることはなくなる。図６に本発明のリセット回路を用いた反転型スイッチングレギュレータの構成図を示す。スイッチングコントローラの実現方法には図１１に示すＰＦＭ方式と図１２に示すＰＷＭ方式が知られている。ＰＦＭ方式では図６におけるスイッチングレギュレータの出力２（ＶＯＵＴ＿Ｎ）を図１１に示す２つの抵抗５４，５５で分割し、コンパレータ９を用いて参照電圧７と比較する。もし抵抗分割された電圧が参照電圧７より小さければコンパレータ９の出力はＨＩＧＨレベルとなって、発振回路６２の出力がドライバーコントロール端子６５に伝達される。抵抗５４，５５で抵抗分割された電圧が参照電圧７より大きければコンパレータ９の出力はＬＯＷレベルとなって、ドライバーコントロール端子６５はＨＩＧＨを保つ。このようにＰＦＭ方式では、発振周波数を変化することで、出力電圧を所望の値に保っている。スタンバイモードのときは、スイッチングレギュレータの発振を止めるため、リセット端子を用いて発振回路６２の出力をＬＯＷに固定する。そうすることによって、ドライバーコントロール端子６５はＨＩＧＨとなり、図６においてＰチャネルトランジスタ３０はオフ状態になる。
【００１６】
一方ＰＷＭ方式では図６におけるスイッチングレギュレータの出力２（ＶＯＵＴ＿Ｎ）を図１２に示す２つの抵抗５４，５５で分割した後に参照電圧７と抵抗分割された電圧との差をアンプ６８で増幅し、後段のコンパレータ１０に入力する。コンパレータ１０のもう一方の入力端子には三角波発生回路６７の出力が入力される。この結果、ドライバーコントロール端子６５の電圧の波形は周波数が一定で、そのパルス幅（ＤＵＴＹ）が変化したものになる。
【００１７】
スタンバイモードのときは、スイッチングレギュレータの発振を止めるため、リセット端子を用いて三角波発生回路６７の出力をＨＩＧＨレベルに固定する。そうすることによって、ドライバーコントロール端子６５はＨＩＧＨレベル、すなわちＶＤＤとなり、図６においてＰチャネルトランジスタ３０はオフ状態になる。リセット制御信号３，４（ＲＥＳＥＴ＿Ｘ，ＲＥＳＥＴ）と電源用ＩＣの出力端子２（ＶＯＵＴ＿Ｎ）のタイミングチャートを図８に示す。
【００１８】
昇圧型スイッチングレギュレータ８６と反転型スイッチングレギュレータ８５をいっしょにした回路を図９に示す。ＬＣＤパネノレでは、ある基準電圧を中心にして対称的に絶対値が等しい２つの電源電圧を必要とし、その要求に対応した回路である。このときスイッチングレギュレータコントローラ８３は図１１または図１２において、抵抗５４を短絡し、抵抗５５を開放したものとする。
【００１９】
ここで抵抗５２，５３を等しい値に選ぶと、昇圧型スイッチングレギュレータ８６の出力電圧ＶＯＵＴ＿Ｐと反転型スイッチングレギュレータ８５の出力電圧ＶＯＵＴ＿Ｎは、図１１に示されるスイッチングレギュレータコントローラ７０の中の参照電圧ＶＲＥＦに対して対称的に絶対値が等しくなる。たとえばスイッチングレギュレータコントローラ７０の参照電圧ＶＲＥＦをＧＮＤに等しくすると、ＶＯＵＴ＿Ｐ＝一ＶＯＵＴ＿Ｎとなる。
【００２０】
図９に示されるリセット制御信号３，４（ＲＥＳＥＴ＿Ｘ，ＲＥＳＥＴ）と電源用ＩＣの出力電圧２（ＶＯＵＴ＿Ｎ）および昇圧型スイッチングレギュレータ８６の出力電圧ＶＯＵＴ＿Ｐのタイミングチャートを図１０に示す。また、昇圧型スイッチングレギュレータコントローラ８４の実現方法の例を図１３（ＰＦＭ方式）と図１４（ＰＷＭ方式）に示す。動作は図１１、１２の回路と同様である。
【００２１】
反転型スイッチングレギュレータの出力電圧端子をＧＮＤレベルに短絡するのに、コンパレータ回路と参照電圧を用いたりセット回路の回路構成の例を図４に示す。また、図５にはコンパレータと参照電圧発生回路の構成の一例を用いたりセット回路の回路構成の例を示す。また図７にはこのリセット回路を用いた反転型スイッチングレギュレータの構成例を示す。
【００２２】
図７において反転入力端子に入力されるリセット制御信号ＲＥＳＥＴ＿Ｘは通常動作の状態では、正の電源電圧ＶＤＤに等しい電圧であるとする。一方スタンバイモードではリセット制御信号ＲＥＳＥＴ＿ＸはＧＮＤ＝ＯＶに等しいものとする。
【００２３】
非反転入力端子には参照電圧ＶＲＥＦが入力されている。ＶＲＥＦは電源電圧ＶＤＤとＧＮＤレベルの中間の値であり、たとえばＶＤＤ／２に相当する電圧である。このとき、コンパレータの出力はロジックＬＯＷレベルを出す。このコンパレータの負側の電源はＶＯＵＴ＿Ｎであるため、コンパレータの出力はＶＯＵＴ＿Ｎとなり、Ｎチャネルトランジスタ２０のゲートに入力される。このトランジスタのソースはＶＯＵＴ＿Ｎであり、ゲート・ソース間に電位差がないため、Ｎチャネルトランジスタ２０はオフしている。
【００２４】
次にスタンバイ状態での動作を考える。リセット制御信号ＲＥＳＥＴ＿ＸをＧＮＤと同レベルにする。このとき、コンパレータの出力はロジックでＨＩＧＨレベルを出す。このコンパレータの正側の電源はＶＤＤであるため、コンパレータの出力はＶＤＤとなり、Ｎチャネルトランジスタ２０のゲートに入力される。Ｎチャネルトランジスタ２０のソースはＶＯＵＴ＿Ｎであり、トランジスタのしきい値以上の電位差がゲート・ソース間に生じるため、トランジスタはオンする。（ただし、スタンバイ状態ではＰチャネルトランジスタ３０のゲート電圧はＨＩＧＨレベルでＰチャネルトランジスタ３０はオフしているものとする。）このとき、容量１５に蓄積された電荷はＮチャネルトランジスタ２０を通して放電され、ＶＯＵＴ＿ＮはＯＶとなる。
【００２５】
負の電源電圧を発生させる電源用ＩＣをスイッチングレギュレータの代わりにチャージポンプ回路を用いた場合にも本発明は適用できる。チャージポンプ回路の一例を図１５に示す。（文献１ Ａｌｌｅｎ，Ｐ．Ｅ．，ａｎｄ Ｈｏｌｂｅｒｇ，Ｄ．Ｒ．，“ＭＯＳ Ａｎａｌｏｇ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，ｐｐ．２０９，１９８７）
【００２６】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。ＧＮＤとＧＮＤより低い電位の間にＮチャネルトランジスタを接続し、そのゲート端子を正側の電源電圧と、ＧＮＤより低い電位から電源を供給されるインバータ回路で制御することによって、ＧＮＤとＧＮＤより低い電位を短絡することができる。
【００２７】
またインバータ回路を１つのＰチャネルトランジスタと、１つの抵抗と、１つのＮチャネルトランジスタを用いて形成することにより、回路構成が単純でありコストを低減することができる。また、消費電流はモードを切りかえる瞬間にインバータを通して流れる貫通電流のみであるため、消費電力を極小に抑えることができる。またインバータ回路に用いる抵抗の抵抗値を指定した範囲にすることによって、トランジスタの制御を確実に行うことができる。
【００２８】
またＧＮＤより低い電位を発生する電源用ＩＣをスイッチングレギュレータを用いて実現することにより、効率の高い電源が実現できる。またインバータをコンパレータを用いて実現することにより外付け部品の数を少なくし、確実に動作をすることができる。
【図面の簡単な説明】
【図１】本発明のリセット回路の構成図である。
【図２】本発明のリセット回路に用いるインバータとリセット回路の構成の一例を示す。
【図３】本発明のリセット回路に用いるインバータとリセット回路の構成の一例を示す。
【図４】従来のリセット回路の構成図である。
【図５】従来のリセット回路の構成の一例を示す。
【図６】本発明のリセット回路を用いた反転型スイッチングレギュレータの構成図である。
【図７】従来のリセット回路を用いた反転型スイッチングレギュレータの構成図である。
【図８】リセット制御信号と反転型スイッチングレギュレータの出力電圧のタイムチャートを示す。
【図９】本発明のリセット回路を用いた反転型スイッチングレギュレータの構成図である。
【図１０】リセット制御信号と昇圧型スイッチングレギュレータの出力電圧および反転型スイッチングレギュレータの出力電圧のタイムチャートを示す。
【図１１】ＰＦＭ制御の反転型スイッチングレギュレータコントローラの構成図である。
【図１２】ＰＷＭ制御の反転型スイッチングレギュレータコントローラの構成図である。
【図１３】ＰＦＭ制御の昇圧型スイッチングレギュレータコントローラの構成図である。
【図１４】ＰＷＭ制御の昇圧型スイッチングレギュレータコントローラの構成図である。
【図１５】チャージポンプ回路の構成図である。
【符号の説明】
１ 正電源電圧端子
２ 電源用ＩＣの出力端子
３、４ リセット制御信号
５ インバータ
６、７ 参照電圧
８、９、１０ コンパレータ
１１、１２ コイル
１３、１４ ダイオード
１５、１６ 容量
２０，２１，２２，２３，２４，２５，２６ Ｎチャネルトランジスタ（エンハンスメント）
３０、３１、３２、３３ Ｐチャネルトランジスタ（エンハンスメント）
４０、４１ Ｎチャネルトランジスタ（デプリーション）
５０、５１、５２、５３、５４、５５ 抵抗
６１、６２ 発振回路
６３ ＮＡＮＤ回路
６４ スイッチングレギュレータ出力端子
６５ ドライバーコントロール端子
６７ 三角波発生回路
６８ アンプ
６９ ドライバー出力端子
７０、７２ スイッチングレギュレータコントローラ（ＰＦＭ制御）
７１、７３ スイッチングレギュレータコントローラ（ＰＷＭ制御）
８０ 電源用ＩＣ
８Ｉ ＣＭＯＳインバータ
８２ ドライバートランジスタ
８３、８４ スイッチングレギュレータコントローラ
８５ 反転型スイッチングレギュレータ
８６ 昇圧型スイッチングレギュレータ

Claims (4)

1. ＧＮＤよりも低い負側の電源電圧を出力する電源用IＣの出力端子を、前記ＧＮＤに短絡するためのリセット回路であって、
   正側の電源電圧と前記負側の電源電圧を供給され、１つの制御入力端子を持つインバータと、
   ゲート端子が前記インバータの出力端子に接続され、ソース端子が前記負側の電源電圧に接続され、ドレイン端子がＧＮＤに接続されるＮチャネルトランジスタと、から成り、
   前記インバータは、
   ソース端子が前記正側の電源電圧に接続されたＰチャネルトランジスタと、
   一方の端子が前記Ｐチャネルトランジスタのドレイン端子に接続された抵抗と、
   ドレイン端子が前記抵抗の他方の端子に接続され、ソース端子が前記負側の電源電圧に接続されたＮチャネルトランジスタと、から成り、
   前記Ｐチャネルトランジスタのゲート端子と前記Ｎチャネルトランジスタのゲート端子が前記制御入力端子に接続され、前記Ｐチャネルトランジスタと前記抵抗の接続点を出力とするリセット回路。
2. 前記抵抗は、その抵抗値Ｒが
   （R+RON n）/（RON p+R+RON n）＞(VTN-VOUT N)/（VDD-VOUT N）
   ただし、RON nは前記Ｎチャネルトランジスタのオン抵抗、RON pは前記Ｐチャネルトランジスタのオン抵抗、VTNは前記Ｎチャネルトランジスタのしきい値電圧、VOUT Nは前記負側の電源電圧、VDDは前記正側の電源電圧、であることを特徴とする請求項１記載のリセット回路。
3. ＧＮＤよりも低い負側の電源電圧を出力する電源用IＣの出力端子を、前記ＧＮＤに短絡するためのリセット回路であって、
   正側の電源電圧と前記負側の電源電圧を供給され、１つの制御入力端子を持つインバータと、
   前記インバータの出力端子がゲート端子に接続され、ソース端子が前記負側の電源電圧に接続され、ドレイン端子がＧＮＤに接続されるＮチャネルトランジスタと、から成り、
   前記インバータは、
   ソース端子が前記正側の電源電圧に接続されたＰチャネルトランジスタと、
   ドレイン端子が前記Ｐチャネルトランジスタのドレイン端子に接続されたＮチャネルトランジスタと、
   一方の端子が前記Ｎチャネルトランジスタのソース端子に接続され、他方の端子が前記負側の電源電圧に接続された抵抗と、から成り、
   前記Ｐチャネルトランジスタのゲート端子と前記Ｎチャネルトランジスタのゲート端子が前記制御入力端子に接続され、前記Ｐチャネルトランジスタのドレイン端子と前記Ｎチャネルトランジスタのドレイン端子の接続点を出力とするリセット回路。
4. 前記負側の電源電圧を出力する電源と、
   前記電源の出力に設けられた請求項１から３のいずれかに記載のリセット回路と、を備えた電源装置。

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