JP4357698B2 - リセット回路及び電源装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、VSSよりも低い電圧を発生させる電源用ICが、消費電力を節約するために内部回路の動作を停止するスタンバイモードを持ち、スタンバイモードにおいて電源用ICの出力電圧端子をGNDレベルに短絡するリセット回路に関する。
【0002】
【従来の技術】
液晶表示パネル(以下LCDパネルと称す)を駆動するには通常正負のバイアス電源を必要とする。LCDパネルを携帯機器に搭載する場合、電池からLCDパネルが必要とする電圧に昇圧したり、反転電圧を発生するために、スイッチングレギュレータやチャージポンプ回路といった電源用ICが用いられている。そして携帯機器に搭載される電池の動作寿命を長くするために、電源用ICにはLCDの表示の必要のないときに内部回路の動作をすべて停止するスタンバイモードを設けたいという要請がある。このとき電源用ICの内部回路が動作を停止すると、電源用ICの出力端子に接続されている容量に残留する電荷がリークによって減少することにより、出力電圧は緩やかに減少していく。
【0003】
しかしながらこのように電源用ICの出力電圧が長い時間にわたって残留するとLCDパネルに過度の負荷を与えることになり、信頼性上好ましくないという問題がある。そこで解決手段として、MOSスイッチを出力端子とGND間に接続し、MOSスイッチをオンさせることで出力端子をGNDレベルに短絡し、容量の残留電荷を短時間に放電する方法が考えられる。
【0004】
電源ICの出力電圧が、ICの2つの電源電圧のうち低い方の電源電圧VSSより低い場合、このMOSスイッチはIC上では実現できない。なぜならもしMOSスイッチをNチャネルトランジスタで実現しようとすると、VSSレベルのP型基板とVSSより低い電位のN+領域で寄生PN接合ダイオードが常にオンしてしまうために、電源ICの出力電圧はVSSレベルからダイオードの順方向オン電圧分だけ下がった電圧に固定されてしまうからである。一方、もしMOSスイッチをPチャネルトランジスタで実現しようとすると、Pチャネルトランジスタのゲート電圧がICの2つの電源電圧VDDとVSSのレベルでコントロールされた場合、ゲート電圧がソース電圧(VSSレベル)よりも小さくなることがなく、Pチャネルトランジスタは常にオフしてしまう。
【0005】
また、外付けNチャネルトランジスタを用いたとしても、このトランジスタのゲート電圧を制御するのにICの2つの電源電圧VDDとVSSを用いるとトランジスタが常にオンしてしまい、オンオフの制御ができない。一方、外付けPチャネルトランジスタを用いたとしても、このトランジスタのゲート電圧を制御するのにICの2つの電源電圧VDDとVSSを用いるとトランジスタが常にオフしてしまい、オンオフの制御ができない。
【0006】
【発明が解決しようとする課題】
上記のように、VSSよりも低い電圧を発生させる電源用ICが、内部回路の動作を停止するスタンバイモードにおいて電源用ICの出力電圧端子をGNDレベルに短絡するのにMOSスイッチを用い、MOSスイッチのゲート電圧を制御するのにICの2つの電源電圧VDDとVSSを用いるとMOSスイッチのオンオフの制御ができないという欠点を有していた。
【0007】
【課題を解決するための手段】
上記問題点を解決するために、この発明は、外付け部品である1つのPチャネルトランジスタ、外付け部品である1つのNチャネルトランジスタ、外付け部品である1つの抵抗からなるインバータを正の電源電圧(VDD)と反転型スイッチングレギュレータの発生する負の電圧によって動作させる構成とした。上記のように構成されたリセット回路では、回路構成が単純でありコストを低減できるという特長がある。電流はモードを切りかえる瞬間にインバータを通して流れる貫通電流のみであるため、消費電流を極小に抑えることができる。また上記問題点を解決するための他の実現手段として、この発明は、電源ICの負の出力電圧端子をGNDレベルに短絡するのに、コンパレータ回路と参照電圧によってMOSスイッチの制御をさせる構成とした。上記のように構成されたリセット回路ではコンパレータ回路の負側の電源電圧を電源用ICの負側の出力電圧から供給することにより、コンパレータ回路の出力電圧の振幅がVDDから電源用ICの負側の出力電圧のレベルまで広がり、MOSスイッチのオンオフの制御を確実に行うことができるという特長がある。
【0008】
【発明の実施の形態】
以下に、この発明の実施例を図面に基づいて説明する。以下の説明文の中で、電源電圧VSSとGNDは等しい電位であるとする。図1(a)は、VSSよりも低い電圧を発生する電源用ICを表す。端子2(VOUT N)はVSSよりも低い電圧を発生する電源用ICの出力端子である。図1(b)は、この発明によるリセット回路の構成図の一例である。インバータ5の正の電源電圧は、電源用ICの正の電源電圧と同じVDDを用い、インバータ5の負の電源電圧は電源用ICの出力電圧VOUT Nを用いている。ここでVOUT Nは電源用ICの負の電源電圧VSSよりも低い電位であることに注意したい。
【0009】
インバータ5の入力端子にリセット制御信号3(RESET X)が与えられると、インバータ5は、リセット制御信号3のレベルに応じて、HIGHもしくはLOWに相当する電圧を出力し、Nチャネルトランジスタ20のゲート端子に与えられる。このときリセット制御信号3のHIGH,LOWのレベルはそれぞれ電源ICの電源電圧VDD,VSSと等しいとする。
【0010】
リセット制御信号3がHIGH、すなわちVDDのときはインバータ5の出力はVOUT_Nとなってトランジスタ20はオフ状態となり、VOUT_NとGND間は開放状態となる。一方、リセット制御信号3がLOW、すなわちVSSのときはインバータ5の出力はVDDとなって、トランジスタ20がオン状態となり、VOUT_NとGNDは短絡される。そして電源IC出力端子2に接続した容量15に残留していた電荷が放電され、VOUT_NはGNDレベルに等しくなる。
【0011】
インバータ5をトランジスタと抵抗を用いて構成した回路を図2に示す。リセット制御信号3がHIGH、すなわちVDDのときはPチャネルトランジスタ34はオフ、Nチャネルトランジスタ27はオンとなるため、インバータ5の出力はVOUT_Nとなる。そして、Nチャネルトランジスタ20のゲートソース間には電位差がないので、オフ状態となり、VOUT_NとGND間は開放状態となる。リセット制御信号3がLOWすなわちVSSのときはPチャネルトランジスタ34、Nチャネルトランジスタ27はともにオンとなる。2つのトランジスタの間には抵抗50が挿入されており、抵抗50の両端には電圧降下が生じるのでインバータ5の出力は比較的VDDに近い値が得られる。
【0012】
このとき、Nチャネルトランジスタ20のしきい値電圧をVTNとすると、インバータ5の出力電圧がGND+VTN以上あれば、トランジスタ20がオン状態となり、VOUT_NとGNDは短絡され、VOUT_NはGNDレベルに等しくなる。インバータ5の出力電圧は次のように表わされる。
【0013】
V=(R+RON_n)/(RON_p+R+RON_n)*(VDD−VOUT_N)+VOUT_NここでRは抵抗50の抵抗値をさす。RON_n、RON_pはそれぞれNチャネルトランジスタ27、Pチャネルトランジスタ34のオン抵抗をさす。VOUT_NはNチャネルトランジスタ20がオンする前の電源ICの出力電圧2をさす。Nチャネルトランジスタ20がオンしてVOUT_NがGNDレベルにリセットされるためには、この電圧VがGND+VTNが等しいとして
R’>(VTN−VOUT_Ny(VDD−VOUT_N)を満たすように、R、RON_n、RON_pを選択する必要がある。ここでR’は(R+RON_n)/(RON_p+R+RON_n)をさす。VOUT_NがGNDにリセットされればNチャネルトランジスタ27のゲートソース間の電位は0になるので、Nチャネルトランジスタ27がオフする。したがって、Pチャネルトランジスタ34とNチャネルトランジスタ27を通して貫通電流が流れることはなくなる。
【0014】
図1の回路は図3の回路によっても実現できる。この場合も図2の回路のときと同様のふるまいをする。リセット制御信号3がVDDのときはPチャネルトランジスタ35はオフ、Nチャネルトランジスタ28はオンとなるため、インバータ5の出力はVOUT_Nとなる。そして、Nチャネルトランジスタ20のゲートソース間には電位差がないので、トランジスタ20はオフ状態となり、VOUT_NとGND間は開放状態となる。リセット制御信号3がVSSのときはPチャネルトランジスタ35、Nチャネルトランジスタ28はともにオンとなる。ここではNチャネルトランジスタ28とVOUT_Nの間に抵抗51が挿入されており、抵抗51の両端には電圧降下が生じるのでインバータ5の出力は比較的VDDに近い値が得られる。ここでもインバータ5の出力電圧がGND+VTN以上あれば、トランジスタ20がオン状態となり、VOUT_NとGNDは短絡され、VOUT_NはGNDレベルに等しくなる。インバータ5の出力電圧は図2の回路のときと同様、次のように表わされる。V=(R+RON_n)/(RON_p+R+RON_n)*(VDDVOUT_N)+VOUT_Nしたがって、Nチャネルトランジスタ20がオンしてVOUT_NがGNDレベルにリセットされるためにはここでもR’>(VTN−VOUT_N)/(VDD−VOUT_N)を満たすように、R、RON_n、RON_pを選択する必要がある。ただし、図2の回路のときと違って、Nチャネルトランジスタ28のゲートソース間電圧は抵抗51の電圧降下分だけ小さくなるので、Pチャネルトランジスタ34と35、Nチャネルトランジスタ27と28のサイズがそれぞれ等しく、抵抗50と51の値が等しければ、Nチャネルトランジスタ28のオン抵抗はNチャネルトランジスタ27のそれよりも大きくなり、図3のインバータ5の出力電圧は図2のそれよりもより高く出る。
【0015】
この場合もVOUT_NがGNDに等しくなれば、Nチャネルトランジスタ28のゲートソース間の電位はOVになるので、Pチャネルトランジスタ35とNチャネルトランジスタ28を通して貫通電流が流れることはなくなる。図6に本発明のリセット回路を用いた反転型スイッチングレギュレータの構成図を示す。スイッチングコントローラの実現方法には図11に示すPFM方式と図12に示すPWM方式が知られている。PFM方式では図6におけるスイッチングレギュレータの出力2(VOUT_N)を図11に示す2つの抵抗54,55で分割し、コンパレータ9を用いて参照電圧7と比較する。もし抵抗分割された電圧が参照電圧7より小さければコンパレータ9の出力はHIGHレベルとなって、発振回路62の出力がドライバーコントロール端子65に伝達される。抵抗54,55で抵抗分割された電圧が参照電圧7より大きければコンパレータ9の出力はLOWレベルとなって、ドライバーコントロール端子65はHIGHを保つ。このようにPFM方式では、発振周波数を変化することで、出力電圧を所望の値に保っている。スタンバイモードのときは、スイッチングレギュレータの発振を止めるため、リセット端子を用いて発振回路62の出力をLOWに固定する。そうすることによって、ドライバーコントロール端子65はHIGHとなり、図6においてPチャネルトランジスタ30はオフ状態になる。
【0016】
一方PWM方式では図6におけるスイッチングレギュレータの出力2(VOUT_N)を図12に示す2つの抵抗54,55で分割した後に参照電圧7と抵抗分割された電圧との差をアンプ68で増幅し、後段のコンパレータ10に入力する。コンパレータ10のもう一方の入力端子には三角波発生回路67の出力が入力される。この結果、ドライバーコントロール端子65の電圧の波形は周波数が一定で、そのパルス幅(DUTY)が変化したものになる。
【0017】
スタンバイモードのときは、スイッチングレギュレータの発振を止めるため、リセット端子を用いて三角波発生回路67の出力をHIGHレベルに固定する。そうすることによって、ドライバーコントロール端子65はHIGHレベル、すなわちVDDとなり、図6においてPチャネルトランジスタ30はオフ状態になる。リセット制御信号3,4(RESET_X,RESET)と電源用ICの出力端子2(VOUT_N)のタイミングチャートを図8に示す。
【0018】
昇圧型スイッチングレギュレータ86と反転型スイッチングレギュレータ85をいっしょにした回路を図9に示す。LCDパネノレでは、ある基準電圧を中心にして対称的に絶対値が等しい2つの電源電圧を必要とし、その要求に対応した回路である。このときスイッチングレギュレータコントローラ83は図11または図12において、抵抗54を短絡し、抵抗55を開放したものとする。
【0019】
ここで抵抗52,53を等しい値に選ぶと、昇圧型スイッチングレギュレータ86の出力電圧VOUT_Pと反転型スイッチングレギュレータ85の出力電圧VOUT_Nは、図11に示されるスイッチングレギュレータコントローラ70の中の参照電圧VREFに対して対称的に絶対値が等しくなる。たとえばスイッチングレギュレータコントローラ70の参照電圧VREFをGNDに等しくすると、VOUT_P=一VOUT_Nとなる。
【0020】
図9に示されるリセット制御信号3,4(RESET_X,RESET)と電源用ICの出力電圧2(VOUT_N)および昇圧型スイッチングレギュレータ86の出力電圧VOUT_Pのタイミングチャートを図10に示す。また、昇圧型スイッチングレギュレータコントローラ84の実現方法の例を図13(PFM方式)と図14(PWM方式)に示す。動作は図11、12の回路と同様である。
【0021】
反転型スイッチングレギュレータの出力電圧端子をGNDレベルに短絡するのに、コンパレータ回路と参照電圧を用いたりセット回路の回路構成の例を図4に示す。また、図5にはコンパレータと参照電圧発生回路の構成の一例を用いたりセット回路の回路構成の例を示す。また図7にはこのリセット回路を用いた反転型スイッチングレギュレータの構成例を示す。
【0022】
図7において反転入力端子に入力されるリセット制御信号RESET_Xは通常動作の状態では、正の電源電圧VDDに等しい電圧であるとする。一方スタンバイモードではリセット制御信号RESET_XはGND=OVに等しいものとする。
【0023】
非反転入力端子には参照電圧VREFが入力されている。VREFは電源電圧VDDとGNDレベルの中間の値であり、たとえばVDD/2に相当する電圧である。このとき、コンパレータの出力はロジックLOWレベルを出す。このコンパレータの負側の電源はVOUT_Nであるため、コンパレータの出力はVOUT_Nとなり、Nチャネルトランジスタ20のゲートに入力される。このトランジスタのソースはVOUT_Nであり、ゲート・ソース間に電位差がないため、Nチャネルトランジスタ20はオフしている。
【0024】
次にスタンバイ状態での動作を考える。リセット制御信号RESET_XをGNDと同レベルにする。このとき、コンパレータの出力はロジックでHIGHレベルを出す。このコンパレータの正側の電源はVDDであるため、コンパレータの出力はVDDとなり、Nチャネルトランジスタ20のゲートに入力される。Nチャネルトランジスタ20のソースはVOUT_Nであり、トランジスタのしきい値以上の電位差がゲート・ソース間に生じるため、トランジスタはオンする。(ただし、スタンバイ状態ではPチャネルトランジスタ30のゲート電圧はHIGHレベルでPチャネルトランジスタ30はオフしているものとする。)このとき、容量15に蓄積された電荷はNチャネルトランジスタ20を通して放電され、VOUT_NはOVとなる。
【0025】
負の電源電圧を発生させる電源用ICをスイッチングレギュレータの代わりにチャージポンプ回路を用いた場合にも本発明は適用できる。チャージポンプ回路の一例を図15に示す。(文献1 Allen,P.E.,and Holberg,D.R.,“MOS Analog Circuit Design,pp.209,1987)
【0026】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。GNDとGNDより低い電位の間にNチャネルトランジスタを接続し、そのゲート端子を正側の電源電圧と、GNDより低い電位から電源を供給されるインバータ回路で制御することによって、GNDとGNDより低い電位を短絡することができる。
【0027】
またインバータ回路を1つのPチャネルトランジスタと、1つの抵抗と、1つのNチャネルトランジスタを用いて形成することにより、回路構成が単純でありコストを低減することができる。また、消費電流はモードを切りかえる瞬間にインバータを通して流れる貫通電流のみであるため、消費電力を極小に抑えることができる。またインバータ回路に用いる抵抗の抵抗値を指定した範囲にすることによって、トランジスタの制御を確実に行うことができる。
【0028】
またGNDより低い電位を発生する電源用ICをスイッチングレギュレータを用いて実現することにより、効率の高い電源が実現できる。またインバータをコンパレータを用いて実現することにより外付け部品の数を少なくし、確実に動作をすることができる。
【図面の簡単な説明】
【図1】本発明のリセット回路の構成図である。
【図2】本発明のリセット回路に用いるインバータとリセット回路の構成の一例を示す。
【図3】本発明のリセット回路に用いるインバータとリセット回路の構成の一例を示す。
【図4】従来のリセット回路の構成図である。
【図5】従来のリセット回路の構成の一例を示す。
【図6】本発明のリセット回路を用いた反転型スイッチングレギュレータの構成図である。
【図7】従来のリセット回路を用いた反転型スイッチングレギュレータの構成図である。
【図8】リセット制御信号と反転型スイッチングレギュレータの出力電圧のタイムチャートを示す。
【図9】本発明のリセット回路を用いた反転型スイッチングレギュレータの構成図である。
【図10】リセット制御信号と昇圧型スイッチングレギュレータの出力電圧および反転型スイッチングレギュレータの出力電圧のタイムチャートを示す。
【図11】PFM制御の反転型スイッチングレギュレータコントローラの構成図である。
【図12】PWM制御の反転型スイッチングレギュレータコントローラの構成図である。
【図13】PFM制御の昇圧型スイッチングレギュレータコントローラの構成図である。
【図14】PWM制御の昇圧型スイッチングレギュレータコントローラの構成図である。
【図15】チャージポンプ回路の構成図である。
【符号の説明】
1 正電源電圧端子
2 電源用ICの出力端子
3、4 リセット制御信号
5 インバータ
6、7 参照電圧
8、9、10 コンパレータ
11、12 コイル
13、14 ダイオード
15、16 容量
20,21,22,23,24,25,26 Nチャネルトランジスタ(エンハンスメント)
30、31、32、33 Pチャネルトランジスタ(エンハンスメント)
40、41 Nチャネルトランジスタ(デプリーション)
50、51、52、53、54、55 抵抗
61、62 発振回路
63 NAND回路
64 スイッチングレギュレータ出力端子
65 ドライバーコントロール端子
67 三角波発生回路
68 アンプ
69 ドライバー出力端子
70、72 スイッチングレギュレータコントローラ(PFM制御)
71、73 スイッチングレギュレータコントローラ(PWM制御)
80 電源用IC
8I CMOSインバータ
82 ドライバートランジスタ
83、84 スイッチングレギュレータコントローラ
85 反転型スイッチングレギュレータ
86 昇圧型スイッチングレギュレータ
Claims (4)
- GNDよりも低い負側の電源電圧を出力する電源用ICの出力端子を、前記GNDに短絡するためのリセット回路であって、
正側の電源電圧と前記負側の電源電圧を供給され、1つの制御入力端子を持つインバータと、
ゲート端子が前記インバータの出力端子に接続され、ソース端子が前記負側の電源電圧に接続され、ドレイン端子がGNDに接続されるNチャネルトランジスタと、から成り、
前記インバータは、
ソース端子が前記正側の電源電圧に接続されたPチャネルトランジスタと、
一方の端子が前記Pチャネルトランジスタのドレイン端子に接続された抵抗と、
ドレイン端子が前記抵抗の他方の端子に接続され、ソース端子が前記負側の電源電圧に接続されたNチャネルトランジスタと、から成り、
前記Pチャネルトランジスタのゲート端子と前記Nチャネルトランジスタのゲート端子が前記制御入力端子に接続され、前記Pチャネルトランジスタと前記抵抗の接続点を出力とするリセット回路。 - 前記抵抗は、その抵抗値Rが
(R+RON n)/(RON p+R+RON n)>(VTN-VOUT N)/(VDD-VOUT N)
ただし、RON nは前記Nチャネルトランジスタのオン抵抗、RON pは前記Pチャネルトランジスタのオン抵抗、VTNは前記Nチャネルトランジスタのしきい値電圧、VOUT Nは前記負側の電源電圧、VDDは前記正側の電源電圧、であることを特徴とする請求項1記載のリセット回路。 - GNDよりも低い負側の電源電圧を出力する電源用ICの出力端子を、前記GNDに短絡するためのリセット回路であって、
正側の電源電圧と前記負側の電源電圧を供給され、1つの制御入力端子を持つインバータと、
前記インバータの出力端子がゲート端子に接続され、ソース端子が前記負側の電源電圧に接続され、ドレイン端子がGNDに接続されるNチャネルトランジスタと、から成り、
前記インバータは、
ソース端子が前記正側の電源電圧に接続されたPチャネルトランジスタと、
ドレイン端子が前記Pチャネルトランジスタのドレイン端子に接続されたNチャネルトランジスタと、
一方の端子が前記Nチャネルトランジスタのソース端子に接続され、他方の端子が前記負側の電源電圧に接続された抵抗と、から成り、
前記Pチャネルトランジスタのゲート端子と前記Nチャネルトランジスタのゲート端子が前記制御入力端子に接続され、前記Pチャネルトランジスタのドレイン端子と前記Nチャネルトランジスタのドレイン端子の接続点を出力とするリセット回路。 - 前記負側の電源電圧を出力する電源と、
前記電源の出力に設けられた請求項1から3のいずれかに記載のリセット回路と、を備えた電源装置。
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