KR960026755A - 모스 트랜지스터(mosfet)의 금속 배선 형성 방법 - Google Patents

모스 트랜지스터(mosfet)의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR960026755A
KR960026755A KR1019940036211A KR19940036211A KR960026755A KR 960026755 A KR960026755 A KR 960026755A KR 1019940036211 A KR1019940036211 A KR 1019940036211A KR 19940036211 A KR19940036211 A KR 19940036211A KR 960026755 A KR960026755 A KR 960026755A
Authority
KR
South Korea
Prior art keywords
aluminum
antireflection film
metal wiring
photoresist
metal layer
Prior art date
Application number
KR1019940036211A
Other languages
English (en)
Other versions
KR0137813B1 (ko
Inventor
안희복
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019940036211A priority Critical patent/KR0137813B1/ko
Publication of KR960026755A publication Critical patent/KR960026755A/ko
Application granted granted Critical
Publication of KR0137813B1 publication Critical patent/KR0137813B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

1. 청구범위에 기재된 고안이 속한 기술분야
고집적 반도체 소자 제조 공정.
2. 발명이 해결하려고 하는 기술적 과제
ARC 공정을 이용한 금속 배선 패턴 형성시, 열팽창에 의해 알루미늄 그레인이 형성되고, 따라서 얇은 TiN막에 단차가 심한 부분이 형성되게 되며, 이 단차 부분에서 알루미늄 그레인의 경계면이 노출되는 현상에 의해 후속 포토레지스트 패턴형성시 감광액((CH3)4NOH)등에 의해 알루미늄이 에칭되면서 후속의 세정 공정에서 산화되어 링 모양의 산화막을 형성하여 에칭시 링형의 잔류 부분이 발생하므로써 금속 배선간에 브릿지가 유발되어 제품의 신뢰성 및 수율의 저하를 초래한다는 문제점을 개선하고자 함.
3. 발명의 해결 방법의 요지
ARC 공정시 열팽창에 의해 형성된 알루미늄 그레인 사이에서 발생되는 단차 부분에 동일의 열에너지를 가하여 2차 ARC 공정을 수행하여 알루미늄층의 결합을 사전에 방지하고자 함.
4. 발명의 중요한 용도
고집적 반도체 소자, 특히 MOSFET 제조에 이용됨.

Description

모스 트랜지스터(MOSFET)의 금속 배선 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제1C도는 본 발명의 MOSFET의 금속 배선 형성 방법에 따른 제조 공정도.

Claims (5)

  1. 모스 트랜지스터(MOSFET)의 금속 배선 형성 방법에 있어서, 반도체 기판상에 배선하고자 하는 하부층이 형성되어 있는 전체 구조 상부에 1차 금속층을 증착하는 단계와, 전체 구조 상부에 알루미늄층 증착하여 2차 금속층을 형성하는 단계와, 전체 구조 상부에 제1반사 방지막(ARC)을 도포한 다음 다시 제2반사 방지막을 도포하는 단계와, 금속 배선패턴 형성을 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 알루미늄층과상기 1차 금속층을 차례로 식각하는 단계 및, 상기 잔류 포토레지스트를 제거하는 단계를 포함해서 이루어진 모스 트랜지스터의 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 1차 금속층은 티타늄과 티타늄 질화막으로 이루어진 것을 특징으로 하는 모스 트랜지스터의 금속 배선 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 1차 금속층 증착 단계 후에, 소정의 온도에서 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 금속 배선 형성 방법.
  4. 제1항에 있어서, 상기 제1반사 방지막과 상기 제2반사 방지막은 각각 티타늄 질화막으로 이루어진 것을 특징으로 하는 모스 트랜지스터의 금속 배선 형성 방법.
  5. 제4항에 있어서, 상기 제1반사 방지막 두께는 약 300Å이고, 상기 제2반사 방지막 두께는 약 200Å 내지300Å인 것을 특징으로 하는 모스 트랜지스터의 금속 배선 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940036211A 1994-12-23 1994-12-23 모스 트랜지스터(mosfet)의 금속 배선 형성 방법 KR0137813B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940036211A KR0137813B1 (ko) 1994-12-23 1994-12-23 모스 트랜지스터(mosfet)의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940036211A KR0137813B1 (ko) 1994-12-23 1994-12-23 모스 트랜지스터(mosfet)의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR960026755A true KR960026755A (ko) 1996-07-22
KR0137813B1 KR0137813B1 (ko) 1998-04-28

Family

ID=19403076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940036211A KR0137813B1 (ko) 1994-12-23 1994-12-23 모스 트랜지스터(mosfet)의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR0137813B1 (ko)

Also Published As

Publication number Publication date
KR0137813B1 (ko) 1998-04-28

Similar Documents

Publication Publication Date Title
US5872385A (en) Conductive interconnect structure and method of formation
KR940020531A (ko) 콘택홀에 금속플러그 제조방법
JP2720023B2 (ja) 半導体装置の製造方法
KR960026755A (ko) 모스 트랜지스터(mosfet)의 금속 배선 형성 방법
KR100596899B1 (ko) 반도체 소자의 제조 방법
KR960002486A (ko) 반도체 소자의 다중 금속층 형성방법
KR940009636B1 (ko) 캐패시터의 플레이트 구조
JPH03205846A (ja) 半導体装置の製造方法
KR0144232B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR0137619B1 (ko) 반도체 장치 제조 방법
KR970053546A (ko) 반도체 장치의 금속 배선 형성 방법
KR100443363B1 (ko) 반도체 소자의 금속배선 형성방법
KR0178615B1 (ko) 반도체소자의 패턴 형성방법
KR100309133B1 (ko) 반도체 소자의 금속배선 형성방법
KR960026205A (ko) 금속 배선 콘택 제조방법
US7071101B1 (en) Sacrificial TiN arc layer for increased pad etch throughput
KR950021120A (ko) 반도체 소자의 다층 금속박막 형성방법
KR960026234A (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR970003631A (ko) 반도체 소자의 층간절연막 형성방법
JPH09289213A (ja) 高融点金属配線形成方法
KR960039140A (ko) 반도체 소자의 게이트 전극 제조방법
KR950025874A (ko) 반도체소자의 게이트전극 제조방법
KR960026159A (ko) 반도체 소자의 제조방법
KR960026568A (ko) 반도체소자의 소자분리절연막 제조방법
KR950021285A (ko) 금속배선층 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090121

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee