KR0136898B1 - 정확한 특성시험을 행하는 반도체 장치 - Google Patents

Abstract

외부 제어 신호(/RAS, /CAS, /WE, Ai)에 응답하여, 제 1 타이밍 검출 회로(112)와 고전압 검출 회로(111)는 시그너춰 모드의 설정을 검출하고 시그너춰 모드 신호(SIGE)를 제 2 타이밍 검출 회로(12)에 출력한다.

제 2 타이밍 검출 회로(12)는 출력 버퍼 활성화 신호(IVE)를 외부 제어 신호(/RAS, /CAS, /WE)에 응답하여 출력버퍼(2)에 출력한다.

출력버퍼 활성화 신호(IVE)에 응답하여, 출력버터(2)는 내부 전원 전압 (IVcc)를 검출하고 이를 외부핀(PD)에 출력한다.

Description

정확한 특성시험을 행하는 반도체 장치

제 1 도는 본 발명의 제 1 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 블럭도.

제 2 도는 제 1 도에 도시한 고전압 검출 회로의 일예의 구성을 나타내는 개략도.

제 3 도는 제 1 도에 도시한 출력 버퍼의 일예의 구성을 나타내는 개략도.

제 4 도는 제 1 도에서 나타낸 상태 검출 회로의 시그너춰(signature) 모드 설정 타이밍을 나타내는 타이밍 챠트.

제 5 도는 제 1 도에서 나타낸 상태 검출 회로의 시그너춰 모드 설정 타이밍을 나타내는 타이밍 챠트.

제 6 도는 제 1 도에서 나타낸 상태 검출 회로의 제 1 내부 전압 모니터 타이밍을 나타내는 타이밍 챠트.

제 7 도는 제 1 도에서 나타낸 상태 검출 회로의 제 2 내부 전압 모니터 타이밍을 나타내는 타이밍 챠트.

제 8 도는 제 1 도에서 나타낸 고전압 검출 회로의 제 2예의 구성을 나타내는 개략도.

제 9 도는 제 1 도에서 나타낸 출력 버퍼의 제 2예의 구성을 나타내는 개략도.

제 10 도는 본 발명의 제 3 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 블록도.

제 11 도는 제 10 도에서 나타낸 상태 검출 회로의 시그너춰 모드 설정 타이밍을 나타내는 타이밍 챠트.

제 12 도는 제 10 도에서 나타낸 상태 검출 회로의 시그너춰 모드 재설정 타이밍을 나타내는 타이밍 챠트.

제 13 도는 본 발명의 제 4 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 개략도.

제 14 도는 부전압을 모니터하는 출력 버퍼의 구성을 나타내는 개략도.

제 15 도는 본 발명의 제 5 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 개략도.

제 16 도는 제 15 도에서 나타낸 상태 검출 회로의 기능 설정 타이밍을 나타내는 타이밍 챠트.

제 17 도는 제 15 도에서 나타낸 상태 검출 회로의 내부 전압 모니터 타이밍을 나타내는 타이밍 챠트.

제 18 도는 종래의 내부 강압회로의 구성을 나타내는 도면.

제 19 도는 제 18 도에 나타낸 기준 전압 발생회로의 구성을 나타내는 개략도.

제 20 도는 제 18 도에 나타낸 내주 강압 회로에서의 기준 전압의 외부 전원전압 의존성을 나타내는 도면.

제 21 도는 제 18 도에 나타낸 내부 강압 회로에서의 내부 전원 전압의 특성을 나타내는 도면.

제 22 도는 제 1 도에 나타낸 제 1 타이밍 검출 회로의 구성을 나나태는 도면.

제 23 도는 제 1 도에서 나타낸 제 2 타이밍 검출 회로의 일예의 구성을 나타내는 도면.

제 24 도는 제 1 도에서 나타낸 제 2 타이밍 검출 회로의 제 2예의 구성을 나타내는 도면.

제 25 도는 제 10 도에서 나타낸 제 3 타이밍 검출 회로의 구성을 나타내는 도면.

제 26 도는 제 15 도에 나타낸 기능 설정회로의 구성을 나타내는 개략도.

제 27 도는 제 15 도에 나타낸 출력 버퍼 선택회로의 구성을 나타내는 개략도.

제 28 도는 본 발명의 제 1 실시예에 따른 반도체 장치의 구성을 나타내는 블록도.

제 29 도는 본 발명의 제 2 실시예에 따른 반도체 장치의 구성을 나타내는 블록도.

제 30 도는 번-인 시험 장치의 구성을 나타내는 블록도.

제 31 도는 본 발명의 제 6 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 블록도.

제 32 도는 제 31 도에서 나타낸 특수 모드 설정신호 발생회로의 구성을 나타내는 개략도.

제 33 도는 제 32 도에 나타낸 특수 모드 설정 신호 발생회로의 동작을 나타내는 타이밍 챠트.

제 34 도는 제 31 도에 나타낸 고전압 검출 회로의 일예의 구성을 나타내는 도면.

제 35 도는 제 34 도에 나타낸 부스트(boosted) 전압 발생 회로의 구성을 나타내는 개략도.

제 36 도는 제 35 도에 나타낸 부스트 전압 발생 회로의 동작을 나타내는 타이밍 챠트.

제 37 도는 제 34 도에 나타낸 고전압 검출 회로의 동작을 나타내는 타이밍 챠트.

제 38 도는 제 31 도에 나타낸 고전압 검출 회로의 제 2예의 구성을 나타내는 도면.

*도면의 주요 부분에 대한 부호의 설명*

11, 31, 112, 41-4m, 15, 9 : 제 1 지령신호 출력수단

12, 15, 16 : 제 2 지령신호 출력수단출력수단 : 2, 21-2m

111 : 고전압 검출수단타이밍 검출수단 : 112

311 : 카운팅 동작 제어수단카운팅 수단 : 312

81 : 고전위 검출수단

본 발명은 반도체 장치, 더욱 상세하게는 소정의 특성 시험이 행해지는 반도체 장치에 관한 것이다.

최근, 장치의 미세화에 따라 장치의 항복 전압이 저하되어, 장치의 외부로부터 인가되는 외부 전원전압이 우선 칩에 형성된 내부 강압회로에 의하여 상기 언급한 외부 전원 전압 보다도 낮은 내부 전원 전압으로 강압되어, 그뒤 내부 회로에 공급된다.

상기 언급한 내부 강압 회로를 실장한 MOS DRAM(Dynamic Random Access Memory)가 IEEE JSSC, Vol. 23, No.5, pp 1128-1132, 1988 년 10월호에 개시되어 있다.

상기 언급된 종래의 내부 강압 회로를 도면을 참조하여 설명한다.

제 18 도는 종래의 내부 강압 회로의 구성을 나타낸다.

제 18 도를 참조하면, 내부 강압 회로는 외부 전원 전압 Vcc를 받아 기준전압 V1을 출력하는 전압 발생 회로(10a)와, 외부 전원 전압 Vcc을 받아 기준 전압 V2를 출력하는 전압 발생 회로(10b)와, 기준 전압 V1, V2을 받아 이 두 기준전압, V1, V2를 합성하는 것에 의하여 얻어지는 기준전압 VL을 출력하는 기준 전압 발생 회로 (10c)와, 기준 전압 VL과 노드 N4로부터의 내부 전원 전압 IVcc을 받고, 트랜지스터 Q27 ~ Q30 와 일정 전류원 J1을 포함하는 커런트 미러 회로(20)와, 커런트 미러 회로(20)로부터 출력을 받고 노드 N4 에서 내부 전원 전압 IVcc 을 출력하는 트랜지스터 Q35 를 포함하는 드라이버 회로(30)와, 일정 전류원 J2 을 포함한다.

기준 전압 발생 회로(10c)를 도면을 참조하여 설명한다.

제 19 도는 기준 전압 발생 회로(10c)의 상세한 구조를 나타낸다.

제 19 도를 참조하면, 기준 전압 발생 회로(10c)는 전압 발생회로(10a)로부터 출력된 기준 전압 V1 을 받고, p 채널 MOS 트랜지스터 Q61, Q62와, n 채널 MOS 트랜지스터 Q63, Q64 와 일정 전류원 J3 을 포함하는 커런트 미러 증폭기(11)와, 전압 발생회로(10b)로부터 출력된 기준 전압 V2 출력을 받고 p 채널 MOS 트랜지스터 Q65, Q66 와, n 채널 MOS 트랜지스터 Q67, Q68 와, 일정 전류원 J4 을 포함하는 커런트 미러 증폭기(12)와, 기준 전압 VL 을 출력하면서 커런트 미러 증폭기(11, 12)로부터의 출력을 받고, 저항 R3, R4 뿐만 아니라 p 채널 MOS 트랜지스터 Q69, Q70 를 포함하는 출력단(13)을 포함한다.

제 20 도는 기준 전압 V1, V2, VL 과 상기 설명된 구성의 기준 전압 발생 회로(10c)의 외부 전원 전압 Vcc 과의 관계를 나타내는 그래프이다.

제 20 도로부터 알 수 있는 바와 같이, 기준 전압 발생회로(10c)는 기준 전압 V1, V2의 합성인 기준 전압 VL 을 발생시킨다.

상기 구성의 내부 강압 회로의 동작을 설명한다.

노드 N4 로부터 출력된 내부 전원 전압 출력 IVcc 이 기준 전압 발생 회로(10c) 로부터 출력된 기준 전압 VL 보다 높은 경우, 트랜지스터 Q29에 흐르는 전류량은 트랜지스터 Q30 에 흐르는 전류량보다 많다.

이 경우, 노드 N5 에서의 전위는 상승하여, 트랜지스터 Q35 는 얕은 도통상태 혹은 비도통상태로 된다.

그 결과, 외부 전원 전압 Vcc 로부터 노드 N4 로의 전류 공급이 감소되거나 중단되어, 내부 전원 전압 IVcc 가 기준 전압 VL 까지 낮아진다.

반대로, 내부 전원 전압 IVcc 가 기준 전압 VL 보다 낮게되는 경우, 트랜지스터 Q29 에 흐르는 전류량은 트랜지스터 Q30 에 흐르는 전류량보다 작게된다.

이때, 노드 N5 에서의 전위는 낮아져서, 트랜지스터 Q35 는 도통상태로 된다.

그 결과, 충분한 전류가 외부 전원 전압 Vcc 로부터 노드 N4 에 공급되어, 내부 전원 전압 IVcc 는 기준 전압 VL 로 상승하게 된다.

제 21 도는 기준 전압 VL 과 내부 전원 전압 IVcc 의 외부 전원 전압 Vcc 에의 의존도를 나타낸다.

제 21 도에서 처럼, 내부 전원 전압 IVcc 는 외부 전원 전압 Vcc 이 4V 가 될때까지 직선으로 상승한다.

외부 전원 전압 Vcc 가 4~7V 의 범위임에 반하여, 내부 전원 전압 IVcc 은 4V 로 일정하다.

외부 전원 전압 Vcc 가 7V 를 넘을 때, 내부 전원 전압 IVcc 는 직선으로 상승한다.

상기 설명된 것과 같은 내부 강압회로를 포함하는 반도체 장치에서, 트랜지스터 파라미터(transistor parameter), 저항재료의 쉬트저항(sheet resistance) 등이 변하는 경우, 제 21 도에서 나타낸 외부 전원 전압 Vcc 에 대한 내부 전원 전압 IVcc 의 특성도 필연적으로 변화한다.

따라서, 여러 특성을 가지는 반도체 장치의 번-인 시험(전압하의 가속시험)이 실행되는 경우, 일정한 외부 전원 전압 Vcc 이 공급되는 경우에도, 내부 전원 전압 IVcc 이 다르기 때문에 가속전압이 장치마다 다르다.

DRAM 과 같은 종래의 표준 반도체 장치에서, 내부 전원 전압 IVcc 은 외부핀에 출력되지 않으므로, 내부 전원 전압 IVcc 을 모니터하여 가속전압을 조정하는 것이 불가능하다.

그 결과, 높은 가속 전압이 인가되는 반도체 장치가 그 특성이 저하되어, 낮은 가속 전압이 인가되는 반도체 장치도 잘 스크린되지 않는다. 더욱이, 번-인 시험 혹은 다른 시험을 통하여 발견된 불량장치에 불량 분석이 행하여지는 경우, 불량 장치가 몰드형 일때 내부 전원선과 신호선의 전압을 모니터하는 것이 불가능하고, 이것은 정확한 불량 해석을 방해한다.

본 발명의 목적은 특성 시험이 정확하게 이행되는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 내부 전원선과 신호선의 전압이 모니터될 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 통상의 입력 전압보다 높은 전압의 입력이 정확하게 검출될 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 일 태양에 따르면, 반도체 장치는 제 1 외부 제어 신호에 응답하여 소정 모드를 지령하는 제 1 지령 신호를 출력하기 위한 제 1 지령 신호 출력회로와, 제 2 외부 제어신호와 제 1 지령 신호에 응답하여 소정의 내부 노드의 전위의 출력을 지령하는 제 2 지령 신호를 접속을 활성화하기 위해 상기 외부단자에 출력하는 제 2 지령 신호 출력 회로와, 제 2 지령 신호에 응답하여 소정의 내부 노드의 전위를 외부 단자에 접속하는 출력 회로를 포함한다.

제 1 지령 신호 출력 수단은 제 1 외부 제어 신호에 응답하여 제 2 지령 신호 출력 수단에 소정 모드를 지령한다.

제 2 지령 신호 출력 수단은 제 2 외부 제어 신호와 제 1 지령 신호에 응답하여 소정 내부 노드의 전위를 출력 수단에 지령하고, 출력 타이밍을 결정한다.

그 결과, 출력 수단은 제 1 및 제 2 외부 제어신호에 의하여 결정되는 소정의 타이밍에서 소정 내부 노드에서의 전위를 외부 단자에 출력할 수 있다.

그 결과, 소정 내부 노드의 전위는 외부 단자로 출력될 수 있어 반도체 장치의 정확한 특성시험이 가능하게된다.

본 발명의 다른 태양에 따르면, 반도체 장치는 제 1 전압의 외부 입력 신호를 제 2 전압만큼 강압하는 것에 의하여 제 3 전압의 신호로 전환하기 위한 강압 회로와, 제 3 전압을 가지는 신호의 전압이 제 4 전압보다 높은 경우, 제 1 전압의 소정 검출신호를 출력하기 위한 검출회로와, 제 2 혹은 제 4 전압을 조정하기 위한 조정 회로를 포함한다.

제 2 전압이 변하고 제 3 전압이 변하는 경우에도, 제 2, 제 4 전압은 조정회로에 의하여 조정될 수 있고, 따라서 제 1 전압은 정확하게 검출될 수 있다.

본 발명의 상기의 목적 혹은 다른 목적, 특징, 태양, 잇점들이 첨부된 도면과 관련한 다음의 본 발명의 상세한 설명에서 보다 명백해질 것이다.

본 발명의 제 1 실시예에 따른 반도체 장치를 도면을 참조하여 설명한다.

제 28 도는 본 발명의 제 1 실시예에 따른 반도체 장치의 구성을 나타낸다.

제 28 도에서, 1-비트 구성을 가지는 CMOS 프로세스의 DRAM 이 반도체 장치의 예로써 도시되었다.

본 발명은 그러나 상기 언급한 DRAM 에 한정되지 않고 소정 특성 시험이 이행되는 어떠한 반도체 장치에도 적용될 수 있다.

제 28 도를 참조하면, 반도체 장치는 상태 검출 회로(1), 클럭발생 회로(51), 게이트(52), 로우 앤드 칼럼 어드레서 버퍼(53), 로우 디코더(54), 칼럼 디코더(55), 센스 리프레쉬 증폭기 및 입/출력 제어 회로(56), 메모리셀 어레이(57), 입력 버퍼(58), 출력 버퍼(59) 그리고 내부 강압 회로(60)를 포함한다.

반도체 장치는 칼럼 어드레스 스트로브 신호 /CAS(/는 반전 신호를 표시함), 로우 어드레스 스트로브 신호 /RAS 그리고 라이트 이네이블 신호 /WE에 응답하여 소정의 동작을 이행하여 어드레스 신호 A0 ~ A11 에 의하여 지령된 로우 앤드 칼럼 어드레스에 대응하는 메모리셀 어레이(57)의 소정의 메모리셀에 데이터를 저장하거나 저장된 데이타를 판독한다.

저장된 데이타는 입력 버퍼(58)를 통하여 메모리셀 어레이(57) 로 전송되는 반면, 판독된 데이타는 출력 버퍼(59)를 통하여 출력된다.

상기 설명된 동작은 통상의 DRAM 에서와 유사하다.

내부 강압 회로(60)는 제 18 도에서 나타낸 내부 강압회로와 유사한 구성을 가지며, 소정의 회로 블록에 강압된 내부 전원 전압 IVcc 을 공급한다.

본 발명의 주요부인 모니터부(상태 검출 회로(1)와 출력 버퍼(59)의 부분)가 도면을 참조하여 상세히 설명된다.

제 1 도는 본 발명의 제 1 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 블록도이다.

제 1 도에서, 출력 버퍼(2)는 제 28 도에 나타낸 출력 버퍼(59)중 본 발명에 직접 관련된 부분만을 나타낸다.

제 1 도를 참조하면, 반도체 장치의 모니터부는 외부핀을 통하여 외부 제어신호 입력의 상태를 검출하고 외주 제어신호의 상태에 따라 출력 버퍼 활성화 신호 IVE 를 출력하는 상태 검출 회로(1)와, 출력 버퍼 활성화 신호 IVE 에 응답하여 내부 강압 회로(60)에 의하여 외부 전원 전압 Vcc 을 강압하는 것에 의하여 얻어진 내부 전원 전압 IVcc 을 외부핀에 제공하기 위한 출력 버퍼(2)를 포함한다.

상태 검출 회로(1)는 시그너춰 모드 신호 발생 회로(11)와 제 2 타이밍 검출회로(12)를 포함한다.

시그너춰 모드 신호 발생 회로(11)는 제 1 타이밍 검출 회로(112)와 고전압 검출 회로(111)를 포함한다.

제 1, 2 타이밍 검출 회로(112, 12)에 소정의 외부 제어 신호가 입력된다.

이때, 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS, 라이트 이네이블 신호 /WE 가 예를 들면, 장치가 DRAM 인 경우, 입력된다.

고전압 검출 회로(111)에 통상 입력되는 H(고전위) 레벨보다 높은 고전압 V 를 가지는 신호가 입력된다.

이때, 장치가 DRAM 인 경우처럼, 어드레스 신호 Ai 가 입력핀으로 사용되는 어드레스 입력핀의 하나인 외부핀 PAi 을 통하여 입력된다.

고전압 검출 회로(111)는 어드레서 신호 Ai 를 고전압 V 로 검출하는 경우, 고전압 검출신호 SHV를 제 1 타이밍 검출 회로(112)로 출력한다.

제 1 타이밍 검출 회로(112)는 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS, 라이트 이네이블 신호 /WE 와 고전압 검출 신호 SHV 가 소정의 타이밍 조건을 만족시킬 때, 내부 전원 전압 IVcc 을 모니터하기 위한 모드로 설정된 것을 나타내는 시그너춰 모드 신호 SIGE 를 제 2 타이밍 검출 회로(12)에 출력한다.

제 2 타이밍 검출 회로(12)는 시그너춰 모드 신호 SIGE 에 응답하여 활성화된다.

활성화된 제 2 타이밍 검출회로(12)는 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS와 라이트 이네이블 신호 /WE 의 타이밍 상태에 응답하여 출력버퍼(2)를 활성화 시키기 위한 출력 버퍼 활성화 신호 IVE 를 출력버퍼(2)에 출력한다.

고전압 검출회로(111)가 도면과 관련되어 상세히 설명될 것이다.

제 2 도는 고전압 검출회로(111)의 일예의 구성을 나타내는 개략도이다.

제 2 도를 참조하면, 고전압 검출 회로(111)는 n 채널 MOS 트랜지스터 Q11 ~Q1n 과 Q4 를 포함한다.

트랜지스터 Q11 은 외부핀 PAi 에 접속된 드레인과 게이트를 포함한다.

트랜지스터 Q12 는 트랜지스터 Q11 의 소오스에 접속된 드레인과 게이트를 포함한다.

n 개의 트랜지스터 Q11 ~ Q1n 가 트랜지스터 Q12 에서와 유사한 방법으로 접속되어 있다.

트랜지스터 Q1n 는 노드 N1 에서 트랜지스터 Q4 의 드레인에 접속된 소오스를 포함하며, 고전압 검출 신호 SHV가 노드 N1 로부터 출력된다.

트랜지스터 Q4 는 내부 전원 전압 IVcc 에 접속된 게이트와 접지전위에 접속된 소오스를 포함한다.

이때, 트랜지스터 Q11 ~ Q1n 의 수는 n·Vt1Vcc 의 관계를 만족시키도록 설정되고, 여기서 Vt1 은 트랜지스터 Q11 ~ Q1n 의 문턱전압을 나타낸다.

트랜지스터 Q4 의 온저항은 고전압 V 이 외부핀 PAi 에 입력될 때 노드 N1 에서 V-n·Vt1 의 레벨을 가지는 신호를 제공할 할 정도로 높게 설정된다.

통상 입력 신호인 신호 L(접지 전위)가 어드레스 핀 PAi 에 입력될 때, 트랜지스터 Q11 ~ Q1n 은 턴온되지 않는다.

한편, 노드 N1 이 통상의 온상태인 트랜지스터 Q4 때문에 L 로 되고 고전압 검출 신호 SHV 는 L 로 된다.

심지어 통상 입력신호 H 가 어드레스 핀 PAi 에 입력되는, 경우에도 모든 트랜지스터 Q11 ~ Q1n 이 턴온되지는 않고, 고전압 검출 신호 SHV는 상기 설명된 경우와 같이 L로 된다.

그 뒤, 통상의 입력신호 H 보다 높은 고전압 V, 예를 들면, Vcc + n·Vt1 의 전압을 가지는 신호가 외부핀 PAi 에 인가될 때, 트랜지스터 Q11 ~ Q1n 은 모두 턴온되고 노드 N1 의 전위는 Vcc 레벨로 된다.

이때, 트랜지스터 Q4 의 온저항이 충분히 높기 때문에, 노드 N1 은 고전압 V 가 계속하여 외부핀 PAi 에 입력되는한 Vcc 의 신호를 계속하여 출력하여, 고전압 검출 신호 SHV 가 H 로 된다.

출력 버퍼(2)가 도면을 참조하여 상세히 설명된다.

제 3 도는 출력 버퍼(2)의 일예의 구성을 나타내는 개략도이다.

제 3 도를 참조하면, 입력 버퍼(2)는 n 채널 MOS 트랜지스터 Q6, Q7, 커패시터 C1 와 지연회로(201)를 포함한다.

지연 회로(201)는 인버터 IV11 ~ IV16 를 포함한다.

트랜지스터 Q6, Q7 의 문턱 전압은 Vt2 이다.

트랜지스터 Q6 의 소오스에 제 2 타이밍 검출 회로(12)로부터 출력되는 출력 버퍼 활성화 신호 IVE 가 입력되고, 게이트에는 내부 전원 전압 IVcc 이 인가된다.

트랜지스터 Q6 는 트랜지스터 Q7 의 게이트에 접속된 드레인을 포함한다.

출력 버퍼 활성화 신호 IVE 는 지연 회로(201)에 입력된다.

커패시터 C1 는 트랜지스터 Q7 의 게이트뿐만 아니라 지연 회로(201)에 접속된다.

상기와 같은 구성의 출력 버퍼(2)의 동작이 설명된다.

출력 버퍼 활성화 신호 IVE 가 L 인 경우, 노드 N2 에서의 전위는 통상 온상태인 트랜지스터 Q6 으로 인해 L 로 된다.

이때, 트랜지스터 Q7 은 오프되고 내부 전원 전압 IVcc 는 출력되지 않는다.

출력 버퍼 활성화 신호 IVE 가 H(IVcc 레벨)인 경우, 노드 N2 는 트랜지스터 Q6 으로 인하여 IVcc-Vt2 가 된다.

소정 시간이 지난후, 노드 N3 는 H(IVcc 레벨)로 되고, 노드 N2에서의 전위는 2·IVcc-Vt2 로 부스트된다.

이때, 만약 문턱 전압 Vt2 가 2·IVcc-Vt2IVcc+Vt2 의 조건을 만족시키도록 설정되면, 트랜지스터 Q7 는 완전히 턴온되어 내부 전원 전압 IVcc 레벨의 출력신호 DQ 를 출력한다.

그러므로, 만약 트랜지스터 Q7 의 드레인이 외부핀 PD 에 접속되면, 내부 전원 전압 IVcc 레벨을 가지는 출력 신호 DQ 는 외부핀 PD 에 직접적으로 출력된다.

여기에는, DRAM 의 경우로서 통상 데이타를 출력하는 Q 핀이 외부핀 PD 으로 사용되고 있다.

이제, 상기 설명된 일련의 동작을 타이밍 챠트를 참조하여 설명한다.

제 4 도는 시그너춰 모드 설정 타이밍을 나타내는 타이밍 챠트이다.

외부핀 PR, PC, PW 에 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 와 라이트 이네이블 신호 /WE 가 WCBR(WE, CAS Before RAS) 타이밍에서 각각 입력된다.

WCBR 타이밍은 칼럼 어드레스 스트로브 신호 /CAS 와 리이트 이네이블 신호 /WE 가 로우 어드레스 스트로브 신호 /RAS 전에 L 레벨로 입력되고 그뒤, 로우 어드레스 스트로브 신호 /RAS 가 L 로 설정되는 것을 말한다.

WCBR 타이밍은 시험 모드가 들어갈때에 DRAM 에 사용된다.

상기 언급한 WCBR 타이밍과 유사하게, 통상 입력 신호보다 높은 고전압인 Vcc + n·Vt1 레벨에서 어드레스 신호 Ai 가 외부핀 PAi 에 입력된다.

이때, 로우 어드레스 스트로브 신호 /RAS 의 상승에 응답하여, 시그너춰 모드 신호 SIGE 는 H (IVcc 레벨)로 된다.

일단 설정되면, 시그너춰 모드 신호 SIGE 는 후술될 재설정 타이밍이 입력되기까지 비록 고전압 Vcc + n·Vt1 레벨의 어드레스 신호 Ai 가 입력되지 않는 경우에도 H (IVcc 레벨) 로 유지된다.

상기 설명된 바와 같이, WCTB 타이밍에 따라 시그너춰 모드 설정 타이밍이 설정되기 때문에, 장치의 시험모드와 같이 같은 타이밍에서 시그너춰 모드를 설정하는 것이 가능하다.

제 5 도는 시그너춰 모드 재설정 타이밍을 나타내는 타이밍 챠트이다.

라이트 이네이블 신호 /WE 와 칼럼 어드레스 스트로브 신호 /CAS 는 H (IVcc 레벨) 에서 입력된다.

그뒤, 로우 어드레스 스트로브 신호 /RAS 가 L 에서 H 로 상승하는 경우, 시그너춰 모드 신호 SIGE는 L 로 되고, 따라서 시그너춰 모드를 재설정한다.

또는, 시그너춰 모드가 다음의 방법에 따라 재설정될 수도 있다.

첫째, 리이트 이네이블 신호 /WE 가 H (IVcc 레벨)에서 입력된다.

그뒤, 칼럼 어드레스 스트로브 신호 /CAS 가 로우 어드레스 스트로브 신호 /RAS 이전에 L 로 입력되고 그뒤, 로우 어드레스 스트로브 신호 /RAS 가 L 에서 H 로 상승한다.

상승 타이밍에 응답하여, 시그너취 모드신호 SIGE는 L 로 되어 시그너취 모드를 재설정한다.

상기 설명된대로, 시그너춰 모드는 ROR(RAS Only Refresh) 혹은 CBR(CAS Before RAS) 의 타이밍에서 재설정된다.

ROR 과 CBR 타이밍은 통상 DRAM 에서 리프레쉬 동작을 수행하기 위한 표준 사이클이다.

리프레쉬 동작중에 내부 전압을 모니터하기 위한 시그너춰 모드를 수행할 필요가 없으므로, 리플래시 사이클로 재설정하는 경우, 새로운 재설정 타이밍을 만들 필요가 없어진다.

이것은 DRAM 제어기등과 같은 주변 시스템 기기의 구성을 간략화시키고 오동작을 방지한다.

시험 모드의 재설정 또한 ROR 혹은 CBR 타이밍에서 실행되기 때문에, 현재의 시스템 동작과는 잘 부응한다.

상기 설명된 시그너춰 모드의 설정 혹은 재설정 타이밍을 실현하는 제 1 타이밍 검출 회로(112)가 도면을 참조하여 설명된다.

제 22 도는 제 1 타이밍 검출 회로(112)의 구성을 나타낸다.

제 22 도를 참조하면, 제 1 타이밍 검출 회로(112)는 로우 어드레스 스트로브 신호 /RAS 보다 빠른 라이트 이네이블 신호 /WE 의 상승을 검출하기 위한 WBR 검출회로(131), 로우 어드레스 스트로브 신호 /RAS 보다 빠른 칼럼 어드레스 스트로브 신호 /CAS 의 상승을 검출하기 위한 CBR 검출 회로(132), ROR 타이밍을 검출하기 위한 ROR 검출 회로(133), NAND 게이트 G100 ~ G107, 인버터 G108 ~ G115 와 NOR 게이트 G116 ~ G117 를 포함한다.

WBR 검출 회로(131)와 CBR 검출 회로(132)는 CBR 타이밍에서 리프레쉬 동작을 수행하기 위하여 일반적으로 사용되는 회로와 유사하다.

WBR 검출 회로(131)로부터 출력되는 출력 신호 WBR 는 라이트 이네이블 신호 /WE 가 로우 어드레스 스트로브 신호 /RAS 보다 먼저 상승하는 경우 H 로 되고, 로우 어드레스 스트로브 신호 /RAS 가 상승하는 경우 L 로 된다.

CBR 검출 회로(132)로부터 출력되는 출력 신호 CBR 는 로우 어드레스 스트로브 신호 /RAS 보다 칼럼 어드레스 스트로브 신호 /CAS 가 먼저 상승하는 경우 H 로 되고, 로우 어드레스 스트로브 신호 /RAS 가 상승하는 경우 L 로 된다.

ROR 검출 회로(133) 로부터 출력되는 출력 신호 /ROR 는 ROR 타이밍이 검출되면 L 로 되고 로우 어드레스 스트로브 신호 /RAS 가 상승하는 경우 H 로 된다.

인버터 G115 로부터의 출력 신호 /CBROR 는 CBR 혹은 ROR 타이밍에 응답하여 L 로 된다.

상기 설명된 구성에 의하여, 제 1 타이밍 검출 회로(112)는 시그너춰 모드의 설정 혹은 재설정 타이밍을 실현시킨다.

내부 전압 모니터 타이밍이 설명된다.

제 6 도는 제 1 내부 전압 모니터 타이밍을 나타낸다.

로우 어드레스 스트로브 신호 /RAS 는 시그너춰 모드가 설정되어 있는 상태로 H 로 입력된다.

그뒤, 라이트 이네이블 신호 /WE 가 L 로 입력되고, 그후 L 의 칼럼 어드레스 스트로브 신호 /CAS 가 입력된다.

이때, 제 2 타이밍 검출 회로(12)가 출력 버퍼 활성화 신호 IVE 를 H (IVcc 레벨)로 설정하고 따라서 출력버퍼(2)가 활성화된다.

활성화된 출력 버퍼(2)는 내부 전원 전압 IVcc 의 출력 신호 DQ 를 외부핀 PD 으로 공급하여, 내부 전원 전압 IVcc 는 직접 모니터될 수 있다.

다음에, 칼럼 어드레스 스트로브 신호 /CAS 가 H 로 설정되면, 제 2 타이밍 검출회로(12)는 출력 버퍼 활성화 신호 IVE 를 L 로 설정하여, 출력 버퍼(2)가 비활성화된다.

그러므로, 내부 전원 전압 IVcc 의 외부 신호 DQ 가 외부핀 PD 에 출력되지 않고 Hi-Z (high impedance) 상태가 된다.

상기 언급한 제 1 내부 전압 모니터 타이밍을 실현하는 제 2 타이밍 검출 회로(12)를 도면을 참조하여 설명한다.

제 23 도는 제 2 타이밍 검출 회로(12)의 일예의 구성을 나타낸다.

제 23 도를 참조하면, 제 2 타이밍 검출 회로(12)는 WBC 검출회로(134), 입력 버퍼(150), NAND 게이트 (G121) 와 인버터 (G122)를 포함한다.

입력 버퍼(150)는 인버터(G123, G124)를 포함한다.

WBC 검출 회로(134)는 라이트 이네이블 신호 /WE 가 칼럼 어드레스 스트로브 신호 /CAS 보다 빨리 상승할때 H 로 되고, 칼럼 어드레스 스트로브 신호 /CAS 가 상승할때 L 로 된다.

WBC 검출 회로(134)는 제 22 도에서 나타낸, 칼럼 어드레스 스트로브 신호 /CAS 가 라이트 이네이블 신호 /WE 에 의하여 대체되고 로우 어드레스 스트로브 신호 /RAS 가 칼럼 어드레스 스트로브 신호 /CAS 에 의하여 대체되는 CBR 검출 회로(132)와 유사한 구조를 갖는다.

로우 어드레스 스트로브 신호 /RAS 는 입력 버퍼(150)를 통하여 NAND 게이트(G121)에 입력된다.

NAND 게이트(G121)로부터의 출력 신호는 인버터(G122)를 통하여 출력 버퍼 활성화 신호 IVE 로서 출력된다.

제 2 내부 전압 모니터 타이밍이 설명된다.

제 7 도는 제 2 내부 전압 모니터 타이밍을 나타낸다.

제 2 타이밍 검출 회로(12)의 칼럼 어드레스 스트로브 신호 /CAS와 라이트 이네이블 신호 /WE 와의 접속을 변화하는 것에 의하여, 내부 전원 전압 IVcc 가 제 7 도에서 나타낸 타이밍에서 직접 모니터될 수 있다.

상기 언급한 제 2 내부 전압 모니터 타이밍을 실현하는 제 2 타이밍 검출회로를 도면을 참조하여 설명한다.

제 24 도는 제 7 도에서 나타낸 제 2 내부 전압 모니터 타이밍을 실현하는 제 2 타이밍 검출 회로의 둘째예의 구성을 나타낸다.

그것은 라이트 이네이블 신호 /WE 와 칼럼 어드레스 스트로브 신호 /CAS 가 서로 교체되어 CBW 검출 회로(135)로 입력된다는 점에서 제 23 도의 제 2 타이밍 검출 회로(12)와는 다르다.

상기 설명한 내부 전압 모니터 타이밍에 있어서는, 시그너춰 모드를 재설정하지 않는다면 어떠한 다른 타이밍도 사용될 수 있다.

제 1 도에서 나타낸 고전압 검출 회로(111)의 제 2예가 설명된다.

제 8 도는 고전압 검출 회로(111)의 제 2예의 구성을 나타낸다.

제 8 도를 참조하면, 고전압 검출 회로는 짧은-회로의 드레인과 게이트를 포함하는 복수의(n개), n 채널 MOS 트랜지스터 Q21 ~ Q2n 와, 짧은-회로의 드레인과 게이트를 포함하는 m개의 p 채널 MOS 트랜지스터 Q31 ~ Q3m 와, n 채널 MOS 트랜지스터 Q5를 포함한다.

n 채널 MOS 트랜지스터 Q21 ~ Q2n 와 p 채널 MOS 트랜지스터 Q31 ~ Q3m 은 직렬로 접속되어 있다.

게이트에서 내부 전원 전압 IVcc 를 입력하고 접지 전위에 접속된 소오스를 포함하는 n 채널 MOS 트랜지스터 Q5 는 노드 N3에서 직렬로 접속된 m + n 트랜지스터의 마지막 트랜지스터 Q3m 의 드레인에 접속된 드레인을 갖는다.

n 채널 MOS 트랜지스터 Q21 는 외부핀 PAi 에 접속된 게이트와 드레인을 포함한다.

각 트랜지스터 Q21 ~ Q2n 의 문턱전압은 Vt3이고, 각 트랜지스터 Q31 ~ Q3m 의 문턱전압은 Vt4 이고, n·Vt3 + m·Vr4Vcc 의 값으로 설정된다.

트랜지스터 Q5 의 온저항은 고전압 V 가 외부핀 PAi 에 입력될 때 V-n·Vt3-m·Vt4 가 노드 N3 에서 출력되도록 충분히 높게된다.

상기 설명된 구조에서는, 제 8 도에서 나타낸 고전압 검출 회로가 제 2 도에서 나타낸 고전압 검출 회로(111) 에서와 같은 방법으로 작동한다.

심지어 통상 입력신호 L 혹은 H 가 외부핀 PAi 에 입력되는 경우에도, 노드 N3 에서의 전위는 접지 전위로 되어 있어, 고전압 검출 신호 SHV 는 L 로 된다.

한편, 만약 고전압 V, 예를 들면, 통상 입력 신호 H 보다 높은 Vcc + n·Vt3 + m·Vt4 가 외부핀 PAi 에 입력되면, 노드 N3 은 Vcc 레벨로 되어, 고전압 검출 신호 SHV 가 H 로 된다.

제 8 도에서, 외부핀 PAi 에 접속되는 n 채널 MOS 트랜지스터 Q21 이외의 n 채널 MOS 트랜지스터 Q22 ~Q2n 와 p 채널 MOS 트랜지스터 Q31 ~ Q3m 의 접속 순서에 있어서는, 다른 순서가 사용될 수도 있다.

출력 버퍼(2)의 제 2 예를 도면을 참조하여 설명한다.

제 9 도는 출력 버퍼(2)의 제 2예의 구성을 나타낸다.

제 9 도를 참조하면, 출력 버퍼는 인버터 IV2 와 p 채널 MOS 트랜지스터 Q8 를 포함한다.

트랜지스터 Q8 는 내부 전원 전압 IVcc 에 접속된 소오스와 외부핀 PD 에 접속된 드레인을 포함한다.

제 2 타이밍 검출 회로(12)로부터의 출력 버퍼 활성화 신호 IVE 를 입력하는 인버터 IV2 로부터의 출력 신호는 p 채널 MOS 트랜지스터 Q8 의 게이트에 입력된다.

출력 버퍼의 동작은 다음과 같다.

출력 버퍼 활성화 신호 IVE 가 L 인 경우, 트랜지스터 Q8 의 게이트 입력은 H로 되어 트랜지스터 Q8 를 턴오프한다.

그러므로, 내부 전원 전압 IVcc 은 트랜지스터 Q8 의 드레인에 출력되지 않는다.

한편, 출력 버퍼 활성화 신호 IVE 가 H (IVcc 레벨)로 되는 경우, 트랜지스터 Q8 의 게이트 입력은 L 로 되어, 트랜지스터 Q8 를 턴온한다.

따라서 내부 전원 전압 IVcc 의 출력 신호 DQ 는 트랜지스터 Q8 의 드레인에 출력된다.

본 발명의 제 2 실시예에 따른 반도체 장치가 설명된다.

제 29 도는 본 발명의 제 2 실시예에 따른 반도체 장치의 전체 구성을 나타낸다.

제 29 도에서, 4-비트 구조의 DRAM 이 제 2 실시예의 반도체 장치에서처럼 나타난다.

제 29 도를 참조하면, 반도체 장치는 상태 검출 회로(1), 클럭 발생 회로(61), 게이트(62), 로우 엔드 칼럼 어드레서 버퍼(63), 로우 디코더(64), 칼럼 디코드(65), 센스 리프레쉬 증폭기 및 입/출력 제어 회로(66), 메모리셀 어레이(67), 입력 버퍼(68), 출력 버퍼(69) 와 내부 강압 회로(60)를 포함한다.

DRAM 은 데이타 입/출력이 4 비트로 행해지고, 입/출력이 네 개의 DQ핀이 사용된다는 점에서 제 28 도의 것과 다르다.

그러므로, DQ 핀의 하나의 입/출력 핀이 내부 전원 전압 IVcc 를 출력하기 위한 외부핀 PD 으로 사용된다.

상기 실시예에서와 같은 회로가 상태 검출 회로(1), 출력 버퍼(69)에 적용되고, 그들은 유사한 방법으로 작동한다.

제 1 도에서 나타낸 상태 검출 회로의 일예에서, 세개의 외부 제어신호 /RAS, /CAS, /WE 이외의 최소한 하나의 다른 외부핀(예를 들면, 어드레스 핀)에 고전압을 입력하는 것에 의하여 상태가 검출된다.

그러나, 단지 세개의 외부 제어신호 /RAS, /CAS, /WE 를 사용하는 것에 의하여 시그너춰 모드를 설정하고, 내부 전원전압을 일정한 외부핀(예를 들면, DQ 핀)에 출력하는 것에 의하여 내부 전원 전압 IVcc 을 직접 모니터하는 것이 가능하다.

단지 세개의 외부 제어신호 /RAS, /CAS, /WE 를 사용하는 것에 의하여 시그너취 모드를 실현시키는 상태 검출 회로를 포함하는 반도체 장치가 본 발명의 제 3 실시예에 따른 반도체 장치로서 도면을 참조하여 설명한다.

제 10 도는 본 발명의 제 3 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 블록도이다.

제 10 도를 참조하면, 반도체 장치의 모니터부는 상태 검출 회로(3)와 출력 버퍼(2)를 포함한다.

상태 검출 회로(3)는 시그너춰 모드 신호 발생 회로(31)와 제 2 타이밍 검출 회로(12)를 포함한다.

시그너춰 모드 신호 발생회로(31)는 제 3 타이밍 검출 회로(311)와 n비트 카운터(312)를 포함한다.

제 2 타이밍 검출 회로(12)와 출력 버퍼(2)는 제 1 도에서와 동일하므로, 그 설명을 생략한다.

제 3 타이밍 검출 회로(311)를 설명한다.

제 25 도는 제 3 타이밍 검출 회로(311)의 구성을 나타낸다.

제 3 타이밍 검출 회로(311)는 WBR 검출 회로(331), CBR 검출 회로(132), ROR 검출 회로(133), NAND 게이트 G200 ~ G206, 인버터 G207 ~ G214 와 NOR 게이트 G215 ~ G217 를 포함한다.

WBR 검출 회로(131), CBR 검출 회로(132) 와 ROR 검출 회로(133) 의 구성 및 동작은 제 22 도에서의 회로와 동일하다.

상기 설명된 구조의 상태 검출 회로(3)의 동작을 설명한다.

첫째, 시그너춰 모드의 설정 타이밍이 설명된다.

제 11 도는 제 10 도에서 나타낸 상태 검출 회로의 시그너춰 모드 설정 타이밍을 나타낸다.

칼럼 어드레스 스트로브 신호 /CAS 와 라이트 이네이블 신호 /WE 가 로우 어드레스 스트로브 신호 /RAS 의 하강시점에서 L 인 경우, 제 3 타이밍 검출 회로(311)는 카운터 이네이블 신호 ΦA 를 발생한다.

카운터 이네이블 신호 ΦA 에 응답하여, n 비트 카운터(312)가 카운트를 시작한다.

설정 타이밍이 종료하면, n 비트 카운터는 재설정된다.

n 비트 카운터(312)의 입력신호로서, 칼럼 어드레스 스트로브 신호 /CAS 가 입력된다.

칼럼 어드레스 스트로브 신호 /CAS 를 H 와 L 사이에서 변화시키는 동작을 2회 반복하는 경우, n 비트 카운터(312)로부터 출력된 시그너춰 모드 검출신호 SIGE 가 H 로 상승한다.

시그너춰 모드 재설정 타이밍이 설명된다.

제 12 도는 시그너춰 모드 재설정 타이밍을 나타낸다.

칼럼 어드레스 스트로브 신호 /CAS 가 L 로 되고, 라이트 이네이블 신호 /WE 가 로우 어드레스 스트로브 신호 /RAS 의 상승시 H 로 되는 경우, 제 3 타이밍 검출 회로(311)는 시그너춰 모드 재설정 신호 ΦB 를 발생한다.

이때, 시그너춰 모드 검출신호 SIGE 는 L 로 하강한다.

상기 설명된 타이밍 이외의 ROR 타이밍에서도 재설정될 수 있다.

시그너춰 모드가 설정되는 경우, 제 2 타이밍 검출 회로(12)는 제 6, 7 도에서 나타낸 내부 전압 모니터 타이밍에서 출력 버퍼 활성화 신호 IVE를 H 혹은 L 로 설정한다.

출력 버퍼 활성화 신호 IVE 가 H 인 기간동안, 출력 버퍼(2) 는 외부핀 PD 에 내부 전원 전압 IVcc 을 출력한다.

상기 실시예에서, 시그너춰 모드는 WCBR(WE, CAS Before RAS) 타이밍에 기초하여 칼럼 어드레스 스트로브 신호 /CAS 의 토글링(toggling) 에 의하여 설정된다.

시그너춰 모드는 CBR(CAS Before RAS) 혹인 ROR(RAS only Refresh) 타이밍에 의하여 재설정된다.

시그너춰 모드를 설정하는 타이밍은 상기에 한정되지 않고 제품 명세서에 일반적으로 기재되어 있지 않은, 즉, 통상 사이클 타이밍으로부터 구별되는 어떠한 타이밍도 사용될 수 있다.

상기 설명된 실시예에서, 상태 검출 회로(3)와 출력 버퍼(2)는 내부 전원 전압 IVcc 에 의하여 구동된다.

그러나, 그들은 외부 전원 전압 Vcc 에 의하여 구동될 수도 있다.

그러한 경우, 제 6,7 도의 시그너춰 모드 검출신호 SIGE 의 레벨 H 은 Vcc 레벨이다.

비록 내부 강압회로에 의하여 강압된 내부 전원 전압을 모니터하고 실현하는 방법이 상기 설명되었지만, 반도체 장치내에서 발생되는 내부 부스트 전원전압 Vpp, 기준 전압등을 모니터 하거나 전원선이나 신호선의 전위를 모니터하는데에도 적용 가능하다.

내부 부스트 전원 전압 Vpp 을 모니터하는 것을 설명한다.

제 13 도는 내부 부스트 전원 전압 Vpp 을 모니터하는 제 4 실시예에 따른 반도체 장치의 모니터부의 구성을 나타낸다.

제 13 도를 참조하면, 반도체 장치의 모니터부는 상태 검출 회로(1)와 출력버퍼(2)를 포함한다.

상태 검출 회로(1)는 외부 제어신호 /RAS, CAS, /WE, Ai 에 응답하여 시그너춰 모드에 들어가는 제 1 도에서 나타낸 상태 검출 회로(1)와 유사한 구성을 가지며, 제 1 도에 나타낸 상태 검출 회로(1)와 유사한 방법으로 동작한다.

제 10 도에서 나타낸 상태 검출 회로(3)는 상태 검출 회로(1) 로서 사용될 수도 있다.

상기 구성에 의하면, 제 6,7 도에서의 내부 전압 모니터 타이밍과 유사한 타이밍에 응답하여 출력 버퍼 활성화신호 IVE 를 H 혹은 L 로 설정하는 것에 의하여, 내부 부스트 전원 전압 Vpp 의 레벨에서 신호가 출력 버터(2)로부터 외부 핀 PD(예를 들면, DQ 핀)으로 출력된다.

출력 버퍼(2)에 대하여는, 제 9 도에서 나타낸 출력 버퍼가 사용된다.

즉, 내부 부스트 전원 전압 Vpp 은 트랜지스터 Q8 의 소오스에 접속될 수 있다.

다른 전원선 혹은 신호선이 모니터되는 경우, 모니터 될 전원선 혹은 신호선은 출력 버퍼(2)의 트랜지스터 Q8 의 소오스에 접속되어야 한다. DRAM 에서 사용되는 기판 바이어스 V_BB와 같은 부전압이 모니터되는 경우, 제 14 도에서 나타낸 출력 버퍼가 사용될 수 있다.

제 14 도는 부전압을 모니터하기 위한 출력버퍼의 구성을 나타내는 개략도이다.

제 14 도를 참조하면, 출력 버퍼는 n 채널 MOS 트랜지스터 Q9 를 포함한다.

기판 바이어스 V_BB가 게이트에서 출력 버퍼 활성화 신호 IVE 를 받는 트랜지스터 Q9 의 드레인에 접속될 수 있고, 트랜지스터 Q9 의 소오스는 모니터된 전압을 출력하기 위한 외부핀에 접속되어야 한다.

상기 각 실시예에서, 모니터되는 전원선 혹은 신호선의 하나의 전압이 외부핀에 출력되는 구성이 설명된다.

그러나, 이 예에서, 복수의 모니터된 전위가 외부핀으로 출력될 수 있다. 복수의 모니터 전위가 외부핀으로 출력되는 제 5 실시예에 따른 반도체 장치가 도면을 참조하여 설명된다.

제 15 도는 제 5 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 블록도이다.

제 15 도를 참조하면, 반도체 장치의 모니터부는 외부핀에서 신호의 상태를 검출하기 위한 상태 검출 회로(4)와, 복수의 모니터 전위를 출력하는 복수의 출력 버퍼 21 ~ 2n 을 포함한다.

상태 검출 회로(4)는 제 1 타이밍 검출 회로(112), 제 2 타이밍 검출 회로(5), m 개의 고전압 검출 회로 41 ~ 4m, 기능 설정 회로(15) 와 출력 버퍼 선택 회로(16)를 포함한다.

외부핀에서 신호의 상태를 검출하기 위한 상태 검출 회로(4)에, 세개의 외부 제어신호 /RAS, /CAS, /WE 뿐만 아니라 기타 외부핀(예를 들면, 어드레스 핀 PA1 ~ PAm) 에서의 복수의 다른 신호(예를 들면 어드레스 신호 A1 ~ Am)가 입력된다.

상태 검출 회로(4)에 입력되는 세개의 외부 제어 신호 이외에, 신호는 각각 고전압 검출 회로 41 ~ 4m 에 입력되어, 통상 입력 신호 레벨 H 보다 높은 고전압이 입력되고, 개별 고전압 검출 신호 SHV1 ~ SHVm 는 각각 출력된다.

개별 고전압 검출 신호 SHV1 ~ SHVm 는기능 설정 회로(15)에 입력되고, 고전압 검출 신호 SHV1 ~ SHVm 의 OR 인 고전압 검출 신호 SHV 가 제 1 타이밍 검출 회로(112)에 입력된다.

시그너춰 모드 설정 타이밍이 검출되면, 제 1 타이밍 검출 회로(112)가 시그너춰 모드 검출신호 SIGE 를 H 로 설정한다.

시그너춰 모드 검출신호 SIGE 에 응답하여, 제 2 타이밍 검출 회로(12)가 활성화되고, 제 6,7 도에서 나타낸 내부 전압 모니터 타이밍에 따라 출력 버퍼 활성화 신호 IVE 를 H 로 설정한다.

시그너춰 모드 검출신호 SIGE 는 또한 기능 설정회로(15)에 입력된다.

이때, 고전압 검출 신호 SHV1 ~ SHVm 의 H 와 L 의 편성에 의하여, 기능 설정회로(15)는 기능 설정신호 Fa1 ~ Fan 를 출력 버퍼 선택 회로(16) 로 출력한다.

출력 버퍼 활성화 신호 IVE 가 H 인 경우, 출력 버퍼 선택회로(16)는 기능신호 Fa1 ~ Fan 에 따라 선택된 개별 출력 버퍼 활성화 신호 IVE1 ~ IVEn 을 출력한다.

개별의 출력 버퍼 활성화 신호 IVE1 ~ IVEn 는 각각의 모니터 전위를 출력하는 각각의 출력 버퍼 21 ~ 2n 에 입력된다.

개별 입력 버퍼 활성화 신호 IVE1 ~ IVEn 의 하나에 대응하는 버퍼의 하나가 H 레벨에서 입력되는 것은 외부핀 PD(예를 들면, DQ핀)에서 모니터 전위를 출력한다.

기능 설정 타이밍을 설명한다.

제 16 도는 기능 설정 타이밍을 나타내는 타이밍 챠트이다.

제 16 도에서, 설명의 단순화를 위하여, 두개의 어드레서 신호 A1, A2 가 기능 설정을 위하여 두개의 외부핀 PA1, PA2 에 입력된다.

이 예에서, 개별 고전압 검출 신호 SHV1, SHV2 는 기능 설정 회로(15)에 출력되어, 기능을 설정하는 세가지 편성, 즉 (SHV1 = H, SHV2 = H), (SHV1 = H, SHV2 = L) 및 (SHV1 = L, SHV2 = H) 이 생긴다.

상기 언급한 세가지 다른 편성에 대응하는 기능 설정 신호를 각각 Fa1, Fa2, Fa3 라고 한다.

기능 설정 회로 Fa1, Fa2, Fa3 는 모니터 전위 IVcc, Vpp, VL 와 일대일 대응한다.

더욱 상세하게는, 기능 설정 회로 Fa1 가 H 인 경우, 내부 전원전압이 모니터되고, 기능 설정 회로 Fa2 가 H 인 경우, 내부 부스트 전원전압 Vpp 이 모니터되며, 기능 설정 회로 Fa3 가 H 인 경우, 기준 전압 VL 이 모니터된다.

상기 언급한 두개의 고전압 검출 신호 SHV1, SHV2 에 대응하는 기능 설정회로가 도면을 참조하여 다음에 설명된다.

제 26 도는 상기 언급한 두개의 고전압 검출 신호 SHV1, SHV2에 대응하는 기능 설정회로(15)의 구성을 나타내는 개략도이다.

제 26 도를 참조하면, 기능 설정회로(15)는 인버터 G402 ~ G407, NAND 게이트 G408 ~ G410 및 NOR 게이트 G411 를 포함한다.

제 27 도는 상기 언급한 세개의 기능 설정신호 Fa1, Fa2, Fa3 에 대응하는 출력 버퍼 선택회로(16)의 구성을 나타내는 개략도이다.

제 27 도에서, 출력 버퍼 선택회로(16)는 인버터 G424 ~ G426, NAND 게이트 G427 ~ G429 를 포함한다.

기능 설정 회로(15)를 사용하는 기능 설정 타이밍과 상기 언급한 구조의 버퍼 선택회로(16)가 설명된다.

제 16 도는 기능 설정 타이밍을 나타내는 타이밍 챠트이다.

기능을 설정하기 위하여, 첫째, 세개의 외부 제어신호 /RAS, /CAS, /WE 가 시그너춰 모드 설정 타이밍인 WCBR(WE, CAS, Before RAS) 타이밍에서 입력되고, 동시에 Vcc + n·Vt1 혹은 그 이상의 고전압이 외부핀 PA1, PA2 에 입력된다.

이때, 로우 어드레스 스트로브 신호 /RAS 의 상승시에, 시그너춰 모드 검출 신호 SIGE 가 H 로 상승하고 래치된다.

그뒤, 시그너취 모드 검출신호 SIGE 가 H 일 때 개별 고전압 검출신호 SHV1, SHV2 가 모두 H 로 Vcc + n·Vt1 보다 높은 고전압이 입력되는 것을 나타내는 외부핀 PA1, PA2 로 입력되는 경우, 기능 설정신호 Fa1 는 H 로 되고, 다른 기능 설정신호 Fa2, Fa3 는 기능 설정 회로(15)에서 L 로 된다.

고전압 검출신호 SHV1, SHV2 가 L 로 되는 경우, 기능 설정 신호 Fa1, Fa2, Fa3 가 L 로 된다.

그러므로, 일단 시그너춰 모드가 설정되면, Vcc + n·Vt1 혹은 그 이상의 고전압이 기능설정을 위해 외부핀 PA1, PA2 에 입력되는 편성을 순차적으로 변화시키는 것에 의해 기능 설정신호 Fa1, Fa2, Fa3 이 변화한다.

그뒤, 외부 제어신호 /RAS, /CAS, /WE 가 제 6,7 도에서의 내부 전압 모니터 타이밍에서 입력되는 경우, 기능 설정 기호 Fa1, Fa2, Fa3 에 의하여 결정되는 모니터 전위는 외부핀 PD(예를 들면 DQ 핀)에서 출력된다.

내부 전압 모니터 타이밍을 설명한다.

제 17 도는 내부 전압 모니터 타이밍을 나타내는 타이밍 챠트이다.

제 12 도에서 나타낸 출력 버퍼 활성화 신호 IVE 의 출력 타이밍은 제 6 도에서 나타낸 타이밍과 동일하다.

첫째, 출력 버퍼 활성화 신호 IVE 가 H 로 되면, 기능 설정 신호 Fa1는 H 로 되고, 개별 출력 버퍼 활성화 신호 IVE1 는 H 로 되어, 외부핀 PD 에 내부 전원 전압 IVcc 의 출력 신호 DQ 가 출력된다.

다음에 출력 버퍼 활성화 신호 IVE 가 H 로 되었을 때, 기능설정 신호 Fa2 는 H 로 된다.

이때, 개별 출력 버퍼 활성화 신호 IVE2 는 H 로 되고, 내부 부스트 전원 전압 Vpp 의 출력 신호 DQ 가 외부핀 PD 로 출력된다.

다음에 출력 버퍼 활성화 신호 IVE 가 H 로 되는 경우, 기능 설정신호 Fa3 는 H 로 된다.

이때, 개별 출력 버퍼 활성화 신호 IVE3 H 로 되고, 기준 전압 VL 의 출력 신호 DQ 는 외부핀 PD 에 출력된다.

비록 기능 설정을 위하여 두개의 외부핀이 상기 실시예에서 사용되었지만, 핀의 수는 거기에 한정되지는 않는다.

비록 복수의 출력 버퍼가 상기 설명에서 출력되었지만, 단지 하나의 집적 출력 버퍼가 사용될 수도 있다.

상기 설명된 실시예에서, 고전압을 기능 설정을 위한 외부핀에 인가하는 편성이 복수의 내부전압을 모니터하기 위하여 시그너춰 모드 설정 타이밍과 내부 전압 모니터 타이밍내에서 변화되었다.

그러나, 고전압의 기능설정 외부핀으로의 인가의 편성을 단지 시그너취 모드 설정 타이밍에서만 변화시키는 것에 의하여 소정의 내부전압을 모니터하는 것도 또한 가능하다.

상태 검출 회로에 있어서, 시그너취 모드는 세개의 외부 제어신호 /RAS, /CAS, /WE 와 고전압을 다른 외부핀에 입력하는 것에 의하여 설정되었다.

그러나, 시그너춰 모드는 단지 세개의 외부 제어신호 /RAS, /CAS, /WE 에 의하여 설정될 수 있고, 모니터 전위는 기능 설정을 위한 외부핀에 고전압을 입력하는 것에 의하여 설정될 수 있다.

또한, 단지 세개의 외부 제어신호 /RAS, /CAS, /WE 를 사용하여 시그너춰 모드 타이밍내에 n 비트 카운트에 의하여 카운트된 카운트수에 따라 기능을 설정하는것 또한 가능하다.

상기 여러 실시예에 따른 모니터 방법은 어떠한 특성의 내부 강압회로를 내장하는 반도체 장치에도 적용 가능하다.

또한 내부 강압회로를 내장하지 않는 어떠한 반도체 장치내의 내부 전원선 혹은 신호선의 전위를 모니터하는 데에도 적용 가능하다.

반도체 장치인 번-인(burn-in) 시험이 설명된다.

제 30 도는 번-인 시험을 이행하기 위한 번-인 시험 장치의 구성을 나타내는 블록도이다.

제 30 도를 참조하면, 번-인 시험 장치는 항온조(71), 제어 신호 발생부(73), 외부 전압 발생부(74) 및 내부 전압 검출부(75)를 포함한다.

항온조(71)는 번-인 보드(72) 와 DRAM(76) 을 포함한다.

DRAM(76)은 본 발명의 반도체 장치에 따른 것으로 내부 전압의 모니터가 가능하다.

항온조(71)의 내부는 소정의 온도와 습도로 유지된다.

번-인 보드(72)는 항온조(71)에 수납되어 있으며, 각 번-인 보드(72)에는 복수의 DRAM(76)이 실장되어 있다.

제어신호 발생부(73)는 번-인 보드(72)를 통하여 소정의 외부 제어신호 /RAS, /CAS, /WE, Ai 등을 출력하고, DRAM(76) 은 외부 제어신호에 응답하여 소정의 동작을 행한다.

외부 전원 전압 발생부(74)는 DRAM(76) 에 전원을 공급하기 위하여 소정의 외부 전원 전압을 DRAM(76) 에 인가한다.

내부 전압 검출부(75)는 제어 신호 발생부(73)로부터의 외부 제어신호 출력에 응답하여 DRAM(76)으로부터의 내부 전원 전압출력을 검출한다.

내부 전압 검출부(75)는 외부 전압 발생부(74)에 검출된 내부 전원 전압을 출력하고, 외부 전압 발생부(74)는 DRAM(76)에 인가되는 외부 전원 전압을 조정한다.

상기 구조의 번-인 시험장치를 사용하는 번-인 시험이 설명된다.

번-인 시험은 다량의 DRAM(76)을 항온조(71) 속에 넣어 장시간 동안 온도와 전기적 스트레스를 받게하여 초기 결합을 제거하는 스크리닝 방법의 하나이다.

본 발명의 번-인 시험 장치에서, DRAM(76)의 내부 전원 전압은 번-인 시험이 이행되기전에 모니터되고, 외부 전원전압은 다음의 방법으로 조정되어 내부전압이 소정의 값을 갖는다.

제어신호 발생부(73)로부터의 외부 제어신호 출력에 응답하여, DRAM(76)은 내부 전원 전압을 내부 전압 검출부(75)에 출력한다.

내부 전압 검출부(75)는 입력된 내부 전원전압을 검출하고, 만약 검출된 내부 전원전압이 시험이 행하여져야할 내부 전원 전압과 다르다면, 외부 전압 공급부(74)에 지시를 하여 내부 전원전압이 소정의 값을 갖도록 외부 전원전압을 조정한다.

외부 전압 검출부(75)로부터의 지시에 따라, 외부 전압 발생부(74)는 내부 전원전압이 소정의 값을 갖도록 외부 전원전압을 조정하고, 각 DRAM(76)에 출력한다.

그 결과, 소정의 내부 전원 전압에 의하여 DRAM(76)의 번-인 시험을 행하는 것이 가능하게 된다.

외부 전원 전압의 조정 후, 통상의 번-인 시험에서와 유사한 작동이 번-인 시험장치에서 이행된다.

본 발명에 따라 내부 전원 전압이 DRAM(76)으로부터 직접 출력되기 때문에, 상기 언급된 번-인 시험이 이행되는 경우, 내부 전원 전압을 모니터하면서 내부 전원 전압이 소정의 값을 갖도록 외부 전원전압을 조정하는 것이 가능하다.

그러므로, 트랜지스터 파라미터나 저항 재료의 저항치가 변동하는 것에 의하여 내부 전원전압이 변화하는 경우에도, 내부 전원 전압이 일정할 수 있으므로, 내부 전원전압이 과전압이나 낮은 가속전압으로 되지 않는다.

그러므로, 효과적인 스크리닝이 가능하다.

그러므로, 번-인 시험과 같은 특성 시험을 본 발명에 따른 반도체 장치에 정확히 행하는 것이 가능하다.

만약, 사전에 내부 전원전압의 값에 따라 반도체 장치가 선택 된다면, 동일한 외부 전원전압을 사용하여 동시에 복수의 반도체 장치의 번-인 시험을 행하는 것이 가능하다.

이것은 또한 번-인 시험의 효율을 증가시킨다.

또한, 내부 전원선 혹은 신호선의 전압이 모니터를 위하여 외부핀으로 출력될 수 있기 때문에, 장치가 몰드되는 경우에도 불량 해석을 이행할 수 있다.

본 발명의 제 6 실시예에 따른 반도체 장치를 설명한다.

제 6 실시예에 따른 반도체 장치에서, 고전압은 프로세서 변동등에 의하여 고전압 검출회로를 구성하는 트랜지스터 문턱전압이 변동하는 경우에도 정확하게 검출될 수 있다.

제 31 도는 제 6 실시예에 따른 반도체 장치의 모니터부의 구성을 나타내는 블록도이다.

이 모니터부는 고전압 검출 회로(81)와 특수 모드 설정신호 발생회로(82)가 추가된다는 점에서 제 1 도에 나타낸 제 1 실시예에 따른 반도체 장치의 모니터부와 다르다.

특수 모드 설정신호 발생회로(82)가 도면을 참조하여 설명한다.

제 32 도는 특수 모드 설정신호 발생 회로(82)의 구성을 나타내는 개략도이다.

제 32 도를 참조하면, 특수 모드 설정 신호 발생회로(82)는 플립플롭 회로 F601, F602, NAND 게이트 G645 와 NOT 게이트 G646 를 포함한다.

플립플롭 회로 F601 는 NAND 게이트 G641, G642 를 포함한다.

플립플롭 회로 F602 는 NAND 게이트 G643, G644 를 포함한다.

플립플롭 회로 F601 에는, 칼럼 어드레스 스트로브 신호 /CAS 와 로우 어드레스 스트로브 신호 /RAS 가 입력된다.

플립플롭 회로 F602 에는, 로우 어드레스 스트로브 신호 /RAS 와 라이트 이네이블 신호 /WE 가 입력된다.

플립플롭 회로 F601, F602 로부터의 출력신호는 NAND 게이트 G645 에 입력된다.

NAND 게이트 G645 로부터의 출력 신호는 NOT 게이트 G646 에 입력된다.

NOT 게이트 G646 는 특수 모드 설정신호 B 를 출력한다.

특수 모드 설정신호 발생 회로(82)의 동작이 설명된다.

제 33 도는 특수 모드 설정신호 발생 회로(82)의 작동을 나타내는 타이밍 챠트이다.

초기 상태에서는, 칼럼 어드레스 스트로브 신호 /CAS, 로우 어드레스 스트로브 신호 /RAS와 라이트 이네이블 신호 /WE 가 H 인 반면, 노드 N621, N622 에서의 전위는 L 이다.

그러므로, 특수 모드 설정신호 B 가 L 이다.

그뒤, 시간 t1 에서는, 라이트 이네이블 신호 /WE 만이 L 상태로 하강하고, 플립플롭 회로 F602 의 래치가 결정되어, 노드 N622 에서의 전위는 H 로 된다.

노드 N621 에서의 전위가 이때 L 로 유지되기 때문에, 특수 모드 설정신호 B 는 L 로 유지된다.

그뒤, 시간 t2 에서는, 칼럼 어드레스 스트로브 신호 /CAS 가 L 로 하강하고, 플립플롭 회로 F601 의 래치가 결정되어, 노드 N621 에서의 전위는 H 로 된다.

이때, NAND 게이트 G645 로부터의 출력신호는 L 로 되고, 특수 모드 설정신호 B 는 H 로 된다.

그뒤, 로우 어드레스 스트로브 신호 /RAS 가 L 로 하강하고, 칼럼 어드레스 스트로브 신호 /CAS 가 시간 t3 에서 상승한 후, 노드 N621 에서의 전위는 L 로 된다.

이때, 특수 모드 설정신호 B 는 L 로 하강한다.

그러므로, 특수 모드 설정신호 바러생 회로(82)는 칼럼 어드레스 스트로브 신호 /CAS, 로우 어드레스 스트로브 신호 /RAS, 라이트 이네이블 신호 /WE 에 응답하여 노드 N621, N622 에서의 전위가 모두 H 인 동안 계속하여 H 의 상태에서 특수 모드 설정신호 B 를 출력한다.

고전압 검출 회로(81)를 도면을 참조하여 설명한다.

제 34 도는 고전압 검출회로(81)의 구성을 나타낸다.

제 34 도를 참조하면, 고전압 검출 회로(81)는 부스트 전압 발생회로 602, 611 ~ 61m 를 포함한다.

이하, 부스트 전압 발생회로를 설명한다.

제 35 도는 부스트 전압 발생 회로(602)의 구성을 나타내는 개략도이다.

다른 부스트 전압 발생회로 611 ~ 61m 은 부스트 전압 발생 회로(602)와 동일한 구성을 갖는다.

제 35 도를 참조하면, 부스트 전압 발생 회로(602)는 n 채널 MOS 트랜지스터 Q631 ~ Q633, NOT 게이트 G651 ~ G653 및 커패시터 C601 를 포함한다.

특수 모드 설정신호 B는 트랜지스터 Q631 의 드레인에 입력된다.

트랜지스터 Q631 는 내부 전원 전압 IVcc 에 접속된 게이트를 가지며, 트랜지스터 Q631 는 항상 온 상태이다.

트랜지스터 Q631 는 트랜지스터 Q632 의 게이트와 커패시터 C601 에 접속된 소오스를 포함하며 부스트 레벨 신호 C 를 출력한다.

트랜지스터 Q632 는 내부 전원 전압 IVcc 에 접속된 드레인과 트랜지스터 Q633 의 드레인과 커패시터 C601 에 접속된 소오스를 포함한다.

트랜지스터 Q633 는 NOT 게이트 G653 에 접속된 게이트와 접지 전위에 접속된 소오스를 포함한다.

NOT 게이트 G651 ~ G654 는 직렬로 접속되어 있고, 특수 모드 설정 신호 B 는 NOT 게이트 G651 에 입력된다.

이하, 상기 구조의 부스트 전압 발생회로(602)의 동작을 설명한다.

제 36 도는 부스트 전압 발생회로(602)의 동작을 나타내는 타이밍 챠트이다.

특수 모드 설정신호 B 가 L 인 경우, 노드 N632 에서의 전위의 H 이다.

그러므로, 트랜지스터 Q633 은 턴온되고 노드 N631 에서의 전위와 부스트 레벨신호 C 는 L 이 된다.

특수 모드 설정신호 B 가 H 인 경우, 부스트 레벨 신호 C 는 IVcc-Vth 의 레벨로 된다.

여기서, Vth 는 트랜지스터 Q631 의 문턱전압을 나타낸다.

이때, 노드 N631 에서의 전위가 L 로 유지되기 때문에, 커패시터 C631 는 IVcc-Vth 의 레벨로 시간 t2 까지 충전된다.

특수 모드 설정신호 B 가 NOT 게이트 G651 ~ G653 에 의하여 지연되고, 시간 t2 에서 N632 는 L 로 하강된다.

그러므로, 트랜지스터 Q633 는 턴오프되고 노드 N631 에서의 전위는 IVcc-2·Vth 의 레벨로 상승한다.

그 결과, 이론적으로 부스트 레벨신호 C 는 커패시터 C601 의 용량 결합 때문에 2·IVcc-3·Vth 의 레벨까지 부스트된다.

제 34 도를 다시 참조하여, 고전압 검출 회로(81)가 설명된다.

고전압 검출회로(81)는 또한 n 채널 MOS 트랜지스터 Q601 ~ Q60x, Q621, Q622, Q611 ~ Q61m, NOT 게이트 G621 ~ G62m 과 NAND 게이트 G631 ~ G63m 를 포함한다.

트랜지스터 Q601 는 외부핀 PAi 에 접속된 게이트와 드레인과, 트랜지스터 A602 의 게이트와 드레인에 접속된 소오스를 포함한다.

유사하게, x 개의 트랜지스터 Q601 ~ Q60x 는 직렬로 다이오드 접속된다.

m 개의 트랜지스터 Q611 ~ Q61m 는 트랜지스터 Q60k ~ Q60x 와 각각 병렬로 접속된다.

트랜지스터 Q611 ~ Q61m 는 게이트에서 고전압 발생회로 611 ~ 61m 에 접속된다.

트랜지스터 Q621 는 트랜지스터 Q60x, Q61m 의 소오스에 접속된 드레인과, 트랜지스터 Q622 의 드레인에 접속된 소오스와, 고전압 발생회로 602 에 접속된 게이트를 포함한다.

트랜지스터 Q622 는 접지전위에 접속된 소오스와 내부 전원 전압 IVcc 에 접속된 게이트를 포함한다.

m 개의 NAND 게이트 G631 ~ G63m 는 각 한편의 입력 단자에서 m 개의 외부핀 PAn+1 ~ PAn+m 에 접속되고, 다른편의 입력단자에서, 특수 모드 설정신호 발생 회로(82)로부터 출력된 특수 모드 설정신호 B 가 입력된다.

DRAM 의 경우, 어드레스 키에 사용되지 않는 어드레스 신호가 입력되는 어드레스 핀이 외부핀 PAn+1 ~ PAn+m 으로 사용된다.

어드레스 키는 특정의 키가 복수의 시험 모드중 하나를 설정하기 위하여 사용되는 것을 말한다.

그러므로, 소정신호가 시험 모드의 설정에 영향을 주지않고 외부핀 PAn+1 ~ PAn+m 에 입력될 수 있다.

NAND 게이트 G631 ~ G63m 의 출력단자가 NOT 게이트 G621 ~ G62m 의 입력단자에 각각 접속된다.

NOT 게이트 G621 ~ G62m 의 출력단자는 부스트 전압 발생회로 611 ~ 61m 에 접속된다.

제 2 도에서 나타낸 고전압 검출 회로(111)에서의 트랜지스터와는 달리, 온 저항이 낮은 트랜지스터 Q622 가 고전압 검출 회로(82)에 사용된다.

이것은 고전압 검출신호 SHV 의 상승 특성을 개선하기 위한 것이다.

상기 설명과 같은 구성의 고전압 검출 회로(81)의 동작은 다음과 같다.

내부 전원 전압 IVcc 이 트랜지스터 Q622 의 게이트에 입력되기 때문에, 트랜지스터 Q622 는 항상 온상태이다.

로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 와 라이트 이네이블 신호 /WE 가 L 상태인 경우, 특수 모드 설정기호 B 와 부스트 레벨 신호 C 는 L 상태이고, 트랜지스터 Q621 는 오프 상태이다.

따라서, 노드 N608 에서의 전위는 L 상태이고, 고전압 검출 회로(81)로부터 출력된 고전압 검출신호 SHV 는 L 이다.

로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 와 라이트 이네이블 신호 /WE 가 WCBR 타이밍에서 입력되고 통상 입력신호 H 레벨보다 높은 전압 V 이 외부핀 PAi 에 입력되는 경우, 다음의 동작이 일어난다.

첫째, 특수 모드 설정신호 B 가 H 로 되고, 부스트 레벨신호 C 가 부스트 전압 (IVcc + α)의 레벨로 된다.

부스트 전압 (IVcc + α)은 노드 N630 에서의 전위보다 적어도 문턱값 Vth 만큼 더 높다.

한편, 외부핀 PAi 에 입력된 고전압 V 를 포함하는 신호의 전압이 트랜지스터 Q601 ~ Q60x 의 수에 대응하는 문턱전압 Vth 에 의하여 하강된다.

그러므로, 노드 N603 에서의 전위는 V-x·Vth 가 된다.

그러나, 트랜지스터 Q622 가 온되기 때문에, 노드 N603 에서의 전위는 V-x·Vth - (IVcc - Vth) 가 된다.

부스트 전압(IVcc+α) 의 레벨을 가지는 신호가 트랜지스터 Q621의 게이트에 입력되기 때문에, 항상 온상태가 되어, 노드 Q603, Q608 에서의 전위가 서로 동일하게 되는 것에 의하여 V-x·Vth - (IVcc - Vth) 레벨에서의 고전압 검출신호 SHV 가 출력된다.

이하, 고전압 검출 회로(81)에서의 전압을 보다 상세히 설명한다.

V = 8.0(V), IVcc = 3.3(V), Vth = 0.7(V), x = 6 이라고 가정하면, 고전압 검출 신호 SHV 의 전압은 1.2(V) 가 된다.

이 전압은 제 22 도에서 나타낸 NAND 게이트 G104 로부터의 출력을 반전시키기에 충분하기 때문에, 고전압의 검출이 제 1 타이밍 검출신호(112)에 신호될 수 있다.

전압 V = 6.5(V)이 장치의 입력전압의 최소값으로 입력되는 경우, V-x·VthVcc - Vth 로 되어, 고전압 검출 신호 SHV 가 L 에서 출력된다.

그러므로, 고전압 검출 신호 SHV 는 통상 입력신호의 레벨 H 보다 높은 고전압 V이 외부핀 PAi에 입력되는 경우에만 H 로 될 수 있다.

트랜지스터 Q601 ~ Q60x 의 문턱전압 Vth 이 프로세스 변동에 의하여 증가된는 경우의 작동이 설명된다.

예를 들면, Vth = 0.8(V) 인 경우, 고전압 검출 신호 SHV 의 전압은 0.7(V) 가 되고, 제 22 도에서 나타낸 NAND 게이트 G104 의 출력이 반전되지 않는다.

그러므로, 고전압의 검출이 타이밍 검출회로(112)에 신호화 되지 않는다.

제 37 도는 상기 설명된 경우의 고전압 검출 회로(81)의 동작을 나타내는 타이밍 챠트이다.

로우 어드에서 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS와 라이트 이네이블 신호 /WE 가 WCBR 타이밍에서 입력되는 경우, 특수 모드 설정신호 B 는 상승한다.

외부핀 PAi 에 입력된는 어드레스 신호 An+m 이 상승되는 경우, 노드 N605 에서의 전위는 H 로 되고, 부스트 전압 발생회로(61m)는 부스트 전압(IVcc+α)의 레벨에서 트랜지스터 Q61m 의 게이트에 신호를 출력한다.

따라서, 트랜지스터 Q61m 은 턴온되고, 노드 N608 에서의 전위는 V-(x-1)·Vth 로 되어, 문턱값 Vth 의 전위만큼 증가한다.

상기 설명된 특수예에서, 고전압 검출신호 SHV 의 전압은 1.5(V) 가 되어, 제 22 도에 나타낸 NAND 게이트 G104 의 출력신호를 반전하기에 충분하므로, 고전압의 검출이 제 1 타이밍 검출 회로(112)에서 신호화될 수 있다.

만약 NAND 게이트 G104 로부터의 출력이 상기 설명된 동작에 의하여도 반전되지 않는다면, 다음의 외부핀 PAn+m-1 (도시되지 않음)에 H 의 어드레스 신호를 입력하는 것에 의하여 문턱값 Vth 의 전위만큼 노드 N608 에서 전위를 증가시켜 트랜지스터 Q61m-1 을 턴온하는 것이 가능하다.

이 동작을 되풀이하는 것에 의하여, 외부핀 PAi 로부터 일정한 전위인 고전위 V 를 입력하는 것에 의하여 반드시 NAND 게이트 G104 의 입력신호를 반전하는 것이 가능하다.

그러므로, 프로세스 변동에 기인하는 문턱전압 Vth 의 변동때문에 고전압 V 의 인식 레벨이 변화하더라도, 예를 들면, 일정한 고전압 V 가 검출되는 것이 가능하여 오동작이 방지될 수 있고 장치의 신뢰성이 향상된다.

이하, 고전압 검출회로(81)의 제 2예를 도면을 참조하여 설명한다.

제 38 도는 제 2 실시예에 따른 고전압 검출회로의 구성을 나타낸다.

제 38 도에서, 제 34 도에서 나타내는 고전압 검출 회로와 동일한 부분에 대해서는 동일한 참조번호로 표시하였으며, 그에 대한 설명은 생략한다.

제 38 도를 참조하면, 고전압 검출 회로는 부스트 전압 발생 회로(602), n 채널 MOS 트랜지스터 Q601 ~ Q60x, Q621, Q622, Q702, Q711 ~ Q71m, Q721 ~ Q72m 와 p 채널 MOS 트랜지스터 Q701 를 포함한다.

트랜지스터 Q701 는 비교적 높은 온저항을 갖는다.

트랜지스터 Q701 는 내부 전원 전압 IVcc 에 접속된 드레인과 접지전위에 접속된 게이트를 포함한다.

트랜지스터 Q701 는 트랜지스터 Q622 의 게이트에 접속되고 트랜지스터 Q711 의 게이트와 드레인에 접속된 소오스를 포함한다.

트랜지스터 Q711 는 트랜지스터 Q702 의 소오스에 접속된 게이트와 드레인을 포함한다.

유사하게, Q71m 까지의 트랜지스터는 직렬로 접속되어 있고, 트랜지스터 Q71m 는 접지전위에 접속된 소오스를 포함한다.

그러므로, y(=m+1) 트랜지스터 Q702, Q711 ~ Q71m 는 직렬로 다이오드 접속된다.

m 개의 트랜지스터 Q721 ~ Q72m 는 트랜지스터 Q711 ~ Q71m 과 각각 병렬로 접속되어 있고, 트랜지스터 Q721 ~ Q71m 의 게이트는 외부핀 PAn+1 ~ PAn+m 에 접속된다.

상기 설명된 구성을 가지는 고전압 검출회로의 동작은 다음과 같다.

트랜지스터 Q622 에서의 전위는 y·Vth 로 되어있으므로, 고전압 검출신호 SHV 는 V-x·Vthy·Vth-Vth 인 경우, 상승한다.

문턱값이 프로세서 변동등에 의하여 높게 시프트되어, V-x·Vthy·Vth-Vth 라고 가정하여 본다.

H 의 어드레서 신호 An+1 가 외부핀 PAn+1 에 입력되는 경우, 트랜지스터 Q721 는 턴온되고, 다이오드 접속된 트랜지스터 Q711의 문턱값 Vth 만큼의 전압강하가 무시된다.

그러므로, 트랜지스터 Q622 의 게이트에서의 전위는 문턱값 Vth 만큼 강하된 (y-1)·Vth 가 된다.

그 결과, V-x·Vth(y-2)·Vth 의 조건이 만족된다.

따라서 고전압 검출신호 SHV 는 H 로 상승 가능하며, 제 22 도에 도시된 NAND 게이트 G104 로부터의 출력신호는 반전될 수 있고, 따라서 고전압의 검출이 제 1 타이밍 검출 신호(112)로 신호화될 수 있다.

만약 문턱값 Vth 가 더 높게 변하더라도, 트랜지스터 Q722 ~ Q72m 는 H 에서 어드레스 신호 An+2 ~ An+m 를 외부핀 PAn+2 ~ PAn+m 에 순차적으로 입력하는 것에 의하여 턴온된다.

따라서, 트랜지스터 Q622 의 게이트 전압이 낮게되고, 고전압 검출신호 SHV 가 H 로 상승하고, NAND 게이트 G104 로부터의 출력신호가 반전되고, 고전압의 검출이 제 1 타이밍 검출 회로(112)에서 신호화될 수 있다.

상기 설명된 동작에 의하여, 문턱값 Vth 가 더 높게 변동하는 경우에도, 고전압의 검출은 외부핀 PAi 에 입력되는 고전압 V 가 일정하게 유지되면서 제 1 타이밍 검출 회로(112)에 용이하게 신호화될 수 있다.

상기 설명된 고전압 검출회로는 상태 검출 회로(1)에만 적용 되는 것이 아니라 외부에서 입력되는 소정의 고전압 신호에 응답하여 소정의 시험을 거치는 반도체 장치에도 적용될 수 있다.

본 발명이 상세하게 기재되고 설명되어 졌다할지라도, 이것은 설명과 실시예의 방식과 동일하고 제한방식을 취하지 않으며, 본 발명의 정신과 범위는 첨부된 청구항에 의하여만 한정된다는 것은 명백하다.

Claims (20)

1. 소정의 모드에서 소정의 내부 노드의 전위(IVcc, Vpp, VL)를 외부 단자(PD)에 출력하는 반도체 장치에 있어서,

   제 1 외부 제어신호(/RAS, /CAS, /WE, Ai, Al-Am)에 응답하여 상기 소정 모드를 지령하는 제 1 지령 신호(SIGE)를 출력하는 제 1 지령신호 출력 수단(11, 31, 112, 4l-4m, 15, 9)과,

   제 2 외부 제어신호(/RAS, /CAS, /WE, Ai, Al-Am)와 상기 제 1 지령 신호(SIGE)에 응답하여 소정의 내부 노드의 전위 위(IVcc, Vpp, VL)의 출력을 지령하는 제 2 지령신호(IVE, IVE₁-IVEn)를 접속을 활성화하기 위해 상기 외부단자에 출력하는 제 2 지령 신호 출력 수단(12, 15, 16)과,

   상기 제 2 지령 신호(IVE, IVE₁-IVEn)에 응답하여, 상기 소정의 내부노드의 전위를 외부노드에 접속하는 출력수단(2, 2l-2n)을 포함하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 제 1 외부 제어신호(/RAS, /CAS, /WE, Ai)가 통상의 입력 고전위보다 높은 전위를 가지는 고전위 신호(Ai)를 포함하고,

   상기 제 1 지령신호 출력수단(11)이 고전위 신호(Ai) 에 응답하여 고전위 검출신호(SHV)를 출력하기 위한 고전압 검출 수단(111)을 포함하고,

   상기 고전위 신호(Ai)를 제외하고 상기 제 1 외부 제어신호(/RAS, /CAS, /WE)와 상기 고전위 검출 신호(SHV)에 응답하여 상기 제 1 지령 신호(SIGE)를 출력하기 위한 타이밍 검출수단(112)을 포함하는 반도체 장치.
3. 제 2 항에 있어서,

   상기 반도체 장치가 다이나믹 랜덤 액세스 메모리이며, 상기 제 1 외부 제어신호(/RAS, /CAS, /WE, Ai)가 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호 (/CAS), 라이트 이네이블 신호 (/WE)와 어드레스 신호(Ai)를 포함하고,

   상기 고전위 신호(Ai)가 어드레스 신호(Ai)인 반도체 장치
4. 제 3 항에 있어서,

   활성화 상태의 상기 라이트 이네이블 신호(/WE)와 상기 칼럼 어드레스 스트로브 신호(/CAS)가 입력되는 경우, 활성화 상태의 상기 로우 어드레스 스트로브 신호(/RAS)가 입력되고 그뒤 활성화 상태의 상기 고전압 검출 신호(SHV)가 입력되며,

   상기 제 1 타이밍 검출 회로(112)가 상기 로우 어드레스 스트로브 신호(/RAS)의 활성화 상태에서 비활성화 상태로의 변화의 타이밍에 응답하여 제 1 지령 신호(SIGE)를 설정하는 반도체 장치.
5. 제 3 항에 있어서,

   상기 라이트 이네이블 신호(/WE)와 상기 칼럼 어드레스 스트로브 신호(/CAS)가 비활성화 상태이며, 상기 제 1 타이밍 검출 회로(112)가 상기 로우 어드레스 스트로브 신호(/RAS)의 활성화 상태에서 비활성화 상태로의 변화의 타이밍에 응답하여 상기 제 1 지령 신호(SIGE)를 재설정하는 반도체 장치.
6. 제 3 항에 있어서,

   상기 라이트 이네이블 신호(/WE)가 비활성화 상태이며, 활성화 상태의 상기 칼럼 어드레스 스트로브 신호(/CAS)가 입력되는 경우, 상기 제 1 타이밍 검출 회로(112)가 로우 어드레스 스트로브 신호(/RAS)의 활성화 상태에서 비활성화 상태로의 변화의 타이밍에 응답하여 상기 제 1 지령 신호(SIGE)를 재설정 하는 반도체 장치.
7. 제 1 항에 있어서,

   상기 제 2 외부 제어신호(/RAS, /CAS, /WE)가 상기 제 1 지령신호를 재설정하는 신호와의 다른 반도체 장치.
8. 제 7 항에 있어서,

   상기 반도체 장치가 다이나믹 랜덤 액세스 메모리이고,

   상기 제 2 외부 제어신호(/RAS, /CAS, /WE)가 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS)와 라이트 이네이블 신호(WE)와를 포함하는 반도체 장치.
9. 제 1 항에 있어서,

   상기 제 1 지령 신호 출력수단(11)이 상기 제 1 외부 제어신호(/RAS, /CAS, /WE)에 응답하여 카운팅 동작을 제어하기 위한 카운팅 동작 제어신호(ΦA, ΦB)를 출력하는 카운팅 동작 제어 수단(311)과,

   상기 카운팅 동작 제어신호(ΦA, ΦB)에 응답하여 상기 제 1 외부 제어신호(/CAS)의 상태의 변화를 카운팅하고, 카운트된 값이 소정의 값인 경우, 상기 제 1 지령신호를 출력하는 카운팅 수단(312)과를 포함하는 반도체 장치.
10. 제 9 항에 있어서,

    상기 반도체 장치가 다이나믹 랜덤 액세스 메모리이고,

    상기 제 1 외부 제어신호(/RAS, /CAS, /WE, Ai)가 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS)와, 라이트 이네이블 신호(/WE)를 포함하는 반도체 장치.
11. 제 10 항에 있어서,

    상기 카운팅 동작 제어수단(311)이, 활성화 상태의 상기 라이트 이네이블 신호(/WE)와 상기 칼럼 어드레스 스트로브 신호(/CAS)가 입력된 후, 상기 로우 어드레스 스트로브 신호(/RAS)의 비활성화 상태에서 활성화 상태로의 변화의 타이밍에 응답하여 상기 카운팅 수단(312)에 카운팅 동작의 시작을 지령하는 카운팅 동작 시작신호(ΦA)를 출력하고,

    상기 카운팅 수단(312)이 상기 카운팅 동작 시작신호(ΦA)에 응답하여 상기 칼럼 어드레스 스트로브 신호(/CAS)의 상태 변화를 카운트하는 반도체 장치.
12. 제 10 항에 있어서,

    상기 카운팅 동작 제어수단(311)이, 상기 칼럼 어드레스 스트로브 신호(/CAS)가 활성화 상태이고, 상기 라이트 이네이블 신호(/WE)가 비활성화 상태인 경우, 상기 로우 어드레스 스트로브 신호(/RAS)의 비활성화 상태에서 활성화 상태로의 변화의 타이밍에 응답하여 상기 카운팅 수단(312)에 제 1 지령신호의 재설정을 지령하는 재설정 신호(ΦB)를 출력하고,

    상기 카운팅 수단(312)이 상기 재설정 신호(ΦB)에 응답하여 상기 제 1 지령신호를 재설정하는 반도체 장치.
13. 제 1 항에 있어서,

    상기 제 2 지령신호 출력수단(12, 15, 16, 4l-4m)이, 상기 소정의 내부 노드를 선택하기 위한 제 3 외부 제어신호(A1 ~ Am)에 기초하여 상기 소정의 내부 노드를 선택하기 위한 선택수던(15, 16, 4l-4m)을 포함하고, 상기 선택수단에 의하여 선택된 내부 노드의 전위의 출력을 지령하는 제 3 지령 신호(Fa1 ~ Fan) 를 출력하고,

    상기 출력수단(21 ~ 2n)이 상기 제 2, 제 3 의 지령신호에 응답하여 상기 선택된 소정의 내부노드의 전위 (IVcc, Vpp, VL)를 상기 외부 단자(PD)에 출력하는 반도체 장치.
14. 제 1 항에 있어서,

    상기 제 1 외부 제어신호(/RAS, /CAS, /WE, A1-Am)가 통상 입력 고전위보다 높은 전위를 가지는 복수의 고전위 신호 (A1-Am)를 포함하고,

    상기 고전위 신호(A1-Am)가 상기 소정의 내부 노드를 선택하는 선택 신호(A1-Am)이고,

    상기 제 1 지령 신호 출력 수단(112, 15, 41-4m)이, 상기 복수의 고전위 신호(A1-Am)에 응답하여 복수의 제 1 고전위 검출신호(SHV1-SHVm)를 출력하는 복수의 고전위 검출 수단(41-4m)과,

    상기 복수의 제 1 고전위 검출 신호(SHV1-SHVm)에 응답하여 제 2 고전위 검출 신호(SHV)를 출력하는 제 2 고전위 검출 수단(15)과,

    상기 고전위 신호(A1-Am)를 제외한 상기 제 1 외부 제어 신호(/RAS, /CAS, /WE)와 상기 제 2 고전위 검출 신호(SHV)에 응답하여 상기 제 1 지령 신호(SIGE)를 출력하는 제 1 타이밍 검출 수단(112)과를 포함하며,

    상기 제 2 지령 신호 검출 수단(12, 15, 16)이, 상기 제 1 지령 신호(SIGE)와 상기 제 2 외부 제어신호(/RAS, /CAS, /WE)에 응답하여 내부 노드의 전위의 출력을 지령하는 전위 출력 지령신호(IVE)를 출력하는 제 2 타이밍 검출수단(12)과,

    상기 제 1 고전위 검출신호(SHV1 ~ SHVm)에 응답하여 상기 소정의 내부노드를 선택하는 내부 노드 선택신호(Fa1 - Fan)를 출력하기 위한 내부 노드 선택 수단(15)과,

    상기 전위 출력 지령신호(IVE)와 상기 내부 노드 선택신호(Fa1 - Fan)에 응답하여 상기 내부 노드 선택수단(15)에 의하여 선택된 내부 노드의 전위(IVcc, Vpp, VL)의 출력을 지령하는 복수의 제 2 지령신호(IVE1 - IVE2)를 출력하는 선택 수단(16)과를 포함하고,

    상기 출력 수단(21-2n)이, 상기 복수의 제 2 지령 신호(IVE1 - IVE2)에 응답하여 지령된 내부 노드의 전위(IVcc, Vpp, VL)를 출력하는 복수의 전위 출력 수단(21-2n) 을 포함하는 반도체 장치.
15. 제 14 항에 있어서,

    상기 반도체 장치가 다이나믹 랜덤 액세스 메모리이고,

    상기 제 1 외부 제어 신호(/RAS, /CAS, /WE, Ai)가 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 라이트 이네이블 신호(/WE)와 어드레스 신호 (A1-Am)를 포함하고,

    상기 고전위 신호(A1-Am)가 어드레스 신호 (A1-Am)를 포함하고,

    상기 제 2 외부 제어 신호(/RAS, /CAS, /WE)가 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS)와 라이트 이네이블 신호(/WE)와를 포함하는 반도체 장치.
16. 제 1 항에 있어서,

    상기 제 1 외부 제어 신호(/RAS, /CAS, /WE, Ai)가 통상의 입력 고전위보다 높은 전위를 가지는 고전위 신호(Ai)를 포함하고,

    상기 제 1 지령 신호 출력수단(9)이, 상기 고전위 신호(Ai)를 제외하고, 상기 제 1 외부 제어 신호(/RAS, /CAS, /WE)에 응답하여 고전위 검출 동작을 제어하는 검출 동작 제어신호(B)를 출력하는 검출 동작 제어수단(82)과,

    상기 검출 동작 제어신호(B)와 상기 고전위 신호(Ai)에 응답하여 고전위 검출 신호(SHV)를 출력하는 고전위 검출 수단(81)과,

    상기 고전위 신호(Ai)를 제외하고 상기 제 1 외부 제어 신호(/RAS, /CAS, /WE)와 상기 고전위 검출 신호(SHV)에 응답하여 상기 제 1 지령 신호(SIGE)를 출력하는 타이밍 검출 회로(112)를 포함하고,

    상기 고전위 검출 수단(81)이, 상기 고전위 신호(Ai)를 제 1 전압 만큼 강압하는 것에 의하여 제 2 전위신호로 변환하는 강압수단(Q601-Q60x)과,

    상기 제 2 전위의 신호의 전위가 제 3 전위보다 높은 경우, 상기 고전위 검출신호(SHV)를 출력하는 검출수단(602, Q621, Q622, Q701, Q702, Q711-Q71m)과,

    상기 제 1 전압 혹은 제 3 전위를 조정하는 조정 수단(Q611-Q61m, 611-61m, G621-G62m, G631-G63m, Q721-Q72m)을 포함하는 반도체 장치.
17. 제 1 전위를 가지는 외부 입력신호(Ai)를 제 2 전압만큼 강압하는 것에 의하여 제 3 전위를 가지는 신호로 변환하는 강압수단(Q601-60x)과,

    제 3 전위의 신호의 전위가 제 4 전위보다 높은 경우, 소정의 제 1 전위 검출 신호(SHV)를 출력하는 검출수단(602, Q621, Q622, Q701, Q702, Q711-Q71m)과,

    상기 제 2 전압 혹은 제 4 전위를 조정하는 조정수단(Q611-Q61m, 611-61m, G621-G62m, G631-G63m, Q721-Q72m)을 포함하는 반도체 장치.
18. 제 17 항에 있어서,

    상기 강압수단(Q601-160x)이 제 1 전위의 외부 입력신호(Ai)를 받고, 직렬로 접속된 복수의 다이오드 접속 n 형 트랜지스터 (Q601-Q60x)를 포함하고,

    상기 검출수단(602, Q621, Q622)이 제어 신호(B)에 응답하여 부스트 전위의 제 1 부스트 신호(C)를 출력하는 제 1 부스트 전압 발생 수단(602)과,

    상기 제 1 n형 트랜지스터 그룹(Q601-Q60x)에 접속되고 상기 제 1 부스트 신호(C)를 게이트에서 받는 제 1 n형 트랜지스터(Q621)와,

    상기 제 2 전압을 조정하는 조정수단(611-61m, G621-G62m, G631-G63m)이, 조정신호(An+1-An+m)에 응답하여 부스트 전위의 제 2 부스트 신호를 출력하는 상기 제 2 전압을 조정하는 제 2 부스트 전압 발생 수단(611-61m, G621-G62m, G631-G63m)과,

    상기 제 1 n형 트랜지스터 그룹(Q601-Q60x)의 일부분에 병렬로 접속되어 게이트에서 상기 제 2 부스트 신호를 받는 제 2 n형 트랜지스터 그룹(Q611-Q61m)을 포함하는 반도체 장치.
19. 제 17 항에 있어서,

    상기 강압수단(Q601-Q60x)이 제 1 전위의 상기 외부 입력신호(Ai)를 입력받고, 직렬로 접속된 복수의 다이오드 접속 n형 트랜지스터 (Q601-Q60x))를 포함하는 제 1 n형 트랜지스터 그룹(Q601-Q60x)을 포함하며,

    상기 검출수단(602, Q621, Q622, Q701, Q711-Q71m)이, 제어신호(B)에 응답하여 부스트 전위의 제 1 부스트 신호 (C)를 출력하는 제 1 부스트 전압 발생 수단과,

    상기 제 1 n형 트랜지스터 그룹(Q601-Q60x)에 접속되어 게이트에서 상기 제 1 부스트 신호(C)를 받는 제 1 n형 트랜지스터 (Q621)와,

    전원 전압(IVcc)에 접속되어 게이트에서 접지 전위를 받는 p형 트랜지스터 (Q701)와,

    상기 p형 트랜지스터 (Q701)에 접속되고 직렬로 접속된 복수의 다이오드 접속 n 형 트랜지스터(Q702, Q711-Q71m)를 포함하는 제 2 n형 트랜지스터 그룹(Q702, Q711-Q71m)과,

    상기 제 1 n형 트랜지스터 (Q621)와 접지 전위 사이에 접속되어 게이트에서 p형 트랜지스터 (Q701)와 제 2 n형 트랜지스터 그룹(Q702, Q711-Q71m)간의 접속 노드로부터의 출력을 받는 제 2 n형 트랜지스터 (Q622)를 포함하고,

    제 4 전위를 조정하는 상기 조정수단(Q721-Q72m)이, 상기 제 2n형 트랜지스터 그룹(Q702, Q711-Q71m)의부분과 병렬로 접속되어 게이트에서 상기 제 4 전위를 조정하는 조정신호(An+1-An+m)를 받는 제 3n형 트랜지스터(Q721-Q72m)를 포함하는 반도체 장치.
20. 제 1 항에 있어서,

    외부로부터 공급된 전압(Vcc)을 강압하는 것에 의하여 얻어진 강압 전압(IVcc)을 발생시키는 강압 발생 수단(60)을 더욱 포함하며,

    상기 소정의 내부 노드의 전위(IVcc)가 상기 강압 전압(IVcc)인 반도체 장치.