CN1115098A - 快闪存储单元及其制造方法和排布方法 - Google Patents
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Abstract
一种快闪存储单元，包括：形成在衬底上组合绝缘膜以俘获或释放电荷；形成在组合绝缘膜一侧的漏区；与组合绝缘膜另一侧相隔一定距离形成的源区；在组合绝缘膜上形成的编程/擦除栅极；用于覆盖漏区、源区和编程/擦除栅极的层间绝缘膜；形成在层间绝缘膜上的选择栅极。可在低电压下编程和擦除，***电路易于设计、可减少芯片尺寸，可显著增加操作重复次数，及防止过擦除。
Description
本发明涉及快闪存储单元及其制造方法。本发明还涉及排布快闪存储单元的方法。
快闪存储单元是能够对信息进行电记录及擦除的非易失的存储器件。为了更好地了解本发明的背景，将结合几幅图说明传统的快闪存储单元。
参看图1，展示了常规快闪存储单元的叠式栅结构。如图所示，浮置栅14和控制栅15叠置于绝缘膜中，该绝缘膜形成在具有源11和漏12的半导体衬底上。对具有这种叠式栅结构的快闪存储单元典型地设计是在漏区加5-7伏的电压、在浮置栅上加12伏的电压。此刻，存储单元存储了靠近漏区11产生的通道热电子。
为了擦除所存储的电子，把12伏以上的电压加在源区，同时使漏区浮置，使控制栅接地。但是，由于衬底表面上的叠式结构，使得这种快闪存储单元在诸多方面存在明显缺点。例如源和漏的非对称结构导致单元面积的增大。此外，产生了过擦除的问题，对此需要利用复杂的算法来予以补偿。因此，存在另一问题，即擦除速度变低的问题。
参看图2，展示了另一常规快闪存储单元的分离式栅结构。如图2所示，浮置栅23和控制栅24叠置在绝缘膜中，该绝缘膜形成在具有源21和漏22的半导体衬底上，漏22与源21明显远隔一定距离，选择栅25整个地覆盖衬底，设计具有这种分离式栅结构的常规快闪存储单元，是用来解决过擦除问题，其中由选择栅25控制的沟道区位于源21一侧。
因此，在具有分离式栅结构的快闪存储单元中，比具有叠置栅结构的快闪存储单元更为易于避免过擦除问题。但是，具有分离式栅结构的快闪存储单元要占据相对较大的面积。具有分离式栅结构的快闪存储单元的另一重要问题是，由于对信息的编程或擦除需要高电压，所以可靠性降低。此外，三重多晶硅产生了更多的工艺步骤，而使制造工艺难以进行。
因此，本发明的目的是提供能防止过擦除的快闪存储单元，从而避免误操作。
本发明的另一目的是提供能在低电压下编程及擦除的快闪存储单元。
本发明的又一目的是提供采用整体擦除模式的快闪存储单元。
本发明的另一目的是提供一种制造快闪存储单元的方法。
本发明的又一目的是提供一种快闪存储单元的排列方法。
根据本发明的一个方案，提供一种快闪存储单元，包括：组合绝缘膜，以俘获或者释放电荷的预定尺寸形成在衬底上；在所述组合绝缘膜的一侧形成的漏；与所述组合绝缘膜的另一侧相隔一定距离地形成的源；在所述组合绝缘膜上形成的编程/擦除栅；用于覆盖所述漏区、所述源区和所述编程/擦除栅的层间绝缘膜；在所述层间绝缘膜上形成的选择栅。
根据本发明的另一个方案，提供排列快闪存储单元的方法，每个快闪存储单元包括，可俘获或释放电荷并以预定尺寸形成在衬底上的组合绝缘膜；在组合绝缘膜一侧形成的漏区；与组合绝缘膜另一侧相隔一定距离地形成的源区；在组合绝缘膜上形成的编程/擦除栅；用于覆盖漏区、源区和编程/擦除栅的层间绝缘膜；形成在层间绝缘膜上的选择栅。
根据本发明的又一方案，提供一种排列所说的快闪存储单元的方法。包括如下步骤：把所述漏区阵列构成位线；在所述位线的方向上构成源区行和编程/擦除栅线；在所述编程/擦除栅线之下构成一个所述分段的组合绝缘膜用于每个元件；把所述选择栅阵列构成字线。
本发明的进一步目的是提供快闪存储单元的制造方法，包括以下步骤：在衬底上形成组合绝缘膜图样；在所述组合绝缘膜上形成第一导电膜图样；形成高离子浓度的埋置区，一个位于所述组合绝缘膜的一侧的衬底区域，另一个位于与所述组合绝缘膜另一侧相隔一定距离的衬底区域；在所述层间绝缘膜上形成第二导电膜图形。
通过以下结合附图对本发明的优选实施例作详细说明，将使本发明的上述目的和其它优点变得更为明显。
图1是常规的具有叠式栅结构的快闪存储单元的截面示意图。
图2是常规的具有分离式栅结构的快闪存储单元的截面示意图。
图3是本发明的快闪存储单元的截面示意图。
图4是使用本发明的快闪存储单元的元件阵列布图。
图5是图6的元件阵列的等效电路。
图6展示图5电路中工作实例的表格。
图7A至7E是展示在字线方向制造本发明的快闪存储单元的工艺的截面示意图。
图8A至8E是展示在位线方向制造本发明的快闪存储单元的工艺的截面示意图。
参看附图，可以更好地了解本发明的优选实施例的应用，其中相同的标号分别用于相同和对应的部分。
参看图3，展示了本发明的快闪存储单元的结构。如图所示，在形成于N型硅衬底中的P型阱31之上形成两层多晶硅35和37。第一层多晶硅35是编程/擦除栅，编程和擦除时起主栅极作用，第二层多晶硅37是选择栅极37，用于有效地把要读出或编程的单元与其它单元分离。
编程/擦除栅极35形成在组合绝缘层、如氧化物-氮化物-氧化物(以下称为“ONO”)层34上，在氧化物和氮化物之间的边界处俘获或者释放载流子，从而形成编程状态或擦除状态。
绝缘膜36把选择栅极37与编程/擦除栅极35和P型阱31电气隔离开，其典型组成为氧化硅(SiO2)，厚度是以承受10伏左右的电压。
为了对单元编程，首先把正电压(+Vcc)加在编程/擦除栅极35，同时把负电压(-Vcc)加在阱31、源32和漏33，产生穿过ONO层34的隧道效应。此时，负电荷载流子被俘获在ONO层34的氮化物与氧化物之间的边界处，提高了阈值电压(V+)。另一方面，通过把负电压加在编程/擦除栅极35，正电压加在阱、源和漏上，使被俘获的负电荷载流子释放，来实现擦除。此时，穿过ONO层34形成隧道效应，正电荷载流子被俘获在ONO层34的氧化物与氮化物之间的边界处。
参看图4，展示了使用本发明的快闪存储单元的单元阵列。形成漏扩散层43作为位线，以便最优使用单元阵列面积。在源区线42和漏区线43的方向，亦即，在位线的方向，形成有多晶硅层45用于编程/擦除栅极，其下形成有分段的ONO层44作用于每个单元。在正常方向上，即垂直于位线的方向上，形成用于选择栅极的多个多晶硅层47作为字线。
图5是图4单元阵列的电路图，其中由“a”表示的两个晶体管是存储器件的等效物。此图中，WL1和WL2两者代表字线(选择栅极线)，亦即，图4中的第二多晶硅层，所有的P/E0、P/E1和P/E2代表编程/擦除栅极线，亦即图4中的第一多晶硅层，BL1和BL2两者代表漏区线，亦即图4的位线。
应该注意，此单元阵列结构没有一般的位线接触区，在减少阵列面积方面非常有效。
图6展示了图5所示这种电路的工作实例。
关于编程工作，把正电压(Vcc)加在位于期望地址的单元的字线WL1上，同时使别的字线WL2接地。此刻，选择栅极处于导通状态。在此状态中，如果把负电压(-Vcc)例如约-5伏加在期望的单元的位线BL1和源区线S1以及P阱，同时把正电压(Vcc)例如约5伏加在期望的编程线P/E1，则该单元被编程。此刻，不期望的单元中的位线BL2、源区线S2和编程线P/E2接地，以避免不期望的单元被编程。这里，应注意P阱加偏压-Vcc。
关于擦除情况，把Vcc加至所有选择的位线(BL1)、选择的源区线S1和P阱，其条件为处于含期望的单元的区间内的字线为Vcc。在此-Vcc加至选择的编程/擦除栅极线P/E1的状态中，使得选择的区间的所有单元经过擦除。与选择的单元相反，未选择的单元使得位线BL2和源线S2成为地电平，与编程/擦除栅极线P/E2相同。
为了读出信息，先把Vcc加在选择的字线WL1以及选择的编程/擦除栅极线P/E1。选择的源线S1加有1-2伏的电压，同时使位线成为地电平。在此状态，通过用通常的读出电路检测选择的单元的导电率即可读出存储的信息。通过使字线、位线和源区线、以及编程/擦除栅极线成为地电平，可使未选择的单元进入非工作状态。但是，需要使位于选择的源区线右侧的单元的位线成为浮置状态，或者加上适当偏压，以使加在选择的单元的读出电能降至最小。
图7展示了根据本发明的一个实施例，在字线方向制造快闪存储单元的优选工艺步骤。以下结合图7A-7E详细说明这些步骤。
首先，图7A是形成在半导体衬底(未示出)上的P阱71的截面图。
接着，图7B是形成了ONO膜73之后的截面图。
图7C是整个地在ONO膜73上形成用于编程/擦除栅极的第一多晶硅膜74之后，再对第一多晶硅膜74和ONO膜73进行构图后的截面图。
图7D是在构图后的多晶硅膜74的一侧形成光敏膜图形75后，再如箭头所示注入高浓度N型杂质后的截面图。通过在所得结构上形成覆盖式的光敏膜，再对该膜进行光刻形成光敏膜图形75。作为离子注入的结果，在P阱71形成埋置式N+区76。
最后，图7E是表示在所得结构上依次形成用作层间绝缘膜的氧化硅膜77和用于字线选择栅极的第二多晶硅膜78并进行布图后的状态的剖面图。
之后，实施包括形成源/漏区的典型工艺步骤。
图8展示了根据本发明的另一实施例，在位线方向制造快闪存储单元的优选工艺步骤，对此结合图8A-8E作详细说明。
首先，参看图8A，表示了在半导体衬底(未示出)上形成的具有场氧化膜82的P阱81。
接着，图8B是形成ONO膜83并使其构图后的截面图。
图8C是在整个所得结构上形成用于编程/擦除栅极的第一多晶硅膜84、并使其布图后的状态的剖面图。
图8D是通过在所得结构上淀积覆盖式光敏膜，然后对该膜进行光刻，来形成光敏膜图形85后的状态的剖面图。
最后，图8E是在所得结构上，依次形成用于层间绝缘膜的氧化硅膜87、用于字线选择栅极的第二多晶硅膜88，并使其构图后的状态的剖面图。
如上所述，本发明的快闪存储单元可在低电压下对信息编程及擦除。同时，可以利用单一电源***来工作。此外，低的工作电压可使***电路的设计容易，并可减小芯片尺寸。而且，由于本发明的快闪存储单元采用沟道擦除方式以及低电压，所以可显著地提高编程和擦除的重复次数。在发明中，快闪存储单元中不会产生过擦除问题，因而可更快地擦除信息。此外，该快闪存储单元在布局技术上相当有规律，处理难度得以降低。
读了上述说明之后，本领域的技术人员将可容易地了解此处公开的本发明的其它特征、优点及实例。关于这一点，尽管已相当具体地描述了本发明的特定实施例，但是在不脱离所说明及要求的本发明的精神及范围的条件下，可以对这些实施例作出各种变化及改型。
Claims (7)
1、一种块闪存储单元，包括：
组合绝缘膜，可俘获或者释放电荷并以预定尺寸形成在衬底上；
在所述组合绝缘膜一侧形成的漏区；
与所述组合绝缘膜另一侧相隔一定距离形成的源区；
在所述组合绝缘膜上形成的编程/擦除栅极；
层间绝缘膜，用于覆盖所述漏区、所述源区和所述编程/擦除栅极；
在所述层间绝缘膜上形成的选择栅极。
2、根据权利要求1的快闪存储单元，其中所述组合绝缘膜是氧化物-氮化物-氧化物(ONO)膜。
3、一种决闪存储单元的排布方法，每个存储单元包括：组合绝缘膜，可俘获或者释放电荷并以预定尺寸形成在衬底上；在组合绝缘膜一侧形成的漏区；与所述组合绝缘膜另一侧相隔一定距离形成的源区；在组合绝缘膜上形成的编程/擦除栅极；用于覆盖漏区、源区和编程/擦除栅极的层间绝缘膜；形成在层间绝缘膜上的选择栅极；该方法包括以下步骤：
把所述漏区的阵列构成位线；
在所述位线方向上构成源区线和编程/擦除栅极线；
在所述编程/擦除栅极线之下，构成一个所述分段的组合绝缘膜，用于每个单元；
把所述选择栅极阵列构成字线。
4、一种制造块闪存储单元的方法，包括以下步骤：
在衬底上形成组合绝缘膜图形；
在所述组合绝缘膜上形成第一导电膜图形；
形成高离子浓度的掩埋区，一个位于组合绝缘膜一侧的所述衬底区域，另一个位于与所述组合绝缘膜另一侧相隔一定距离的衬底区域；
在所述层间绝缘膜上形成第二导电膜图形。
5、根据权利要求4的方法，其中所述组合绝缘膜是氧化物-氮化物-氧化物(ONO)膜。
6、根据权利要求4的方法，其中所述第一导电膜和所述第二导电膜均是多晶硅膜。
7、根据权利要求4的方法，其中所述层间绝缘膜足够地厚，以保持其在10伏的绝缘性能。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030730 Termination date: 20130706 |