JP3249811B1 - 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 - Google Patents

Abstract

【要約】 【課題】 構造自体の信頼性が高く、かつ過大な書き込
みを行なっても捕獲電荷の局在化を維持し、かつ閾値電
圧のばらつきを抑制することができる半導体記憶装置を
提供する。 【解決手段】 一導電型の帯状の半導体層２４ａを挟ん
で半導体基体２１の表層に形成された２つの帯状の反対
導電型領域２３ａ、２３ｂと、一方の反対導電型領域２
３ａ上から半導体層２４ａの一方の側面にかけて絶縁膜
２２ａを介して形成された第１のフローティングゲート
２７ａと、他方の反対導電型領域２３ｂ上から半導体層
２４ａの他方の側面にかけて絶縁膜２２ｂを介して形成
された第２のフローティングゲート２７ｂと、半導体層
２４ａの上部表面に絶縁膜２８を介して形成されたコン
トロールゲート３０ａとを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
その製造方法及び半導体記憶装置の駆動方法に関し、よ
り詳しくは、電気的に書換え可能な２ビットメモリ、そ
の製造方法、及びその駆動方法に関する。

【０００２】

【従来の技術】フラッシュメモリにおいては、微細化限
界は低電圧化、セル面積及び静電容量スケーリングの限
界により決定される。一方で、一素子当たりの多値化を
図ることが低コスト化トレンドに対処する要素技術とし
て期待されている。また、不揮発性メモリの中には、マ
スクＲＯＭのように書き換え不要のものがあり、低価格
での製品の供給が望まれている。この場合も、一素子当
たりの多値化を図ることが低コスト化に対処する要素技
術として注目されている。

【０００３】このような状況下で、米国特許（USP6,01
1,725）に一素子当たりの多値化を図ることが可能な不
揮発性メモリの構造が開示されている。それによれば、
ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconducto
r）構造による捕獲電荷の局在化を利用しており、様々
な多値化技術の中でもこの方式によれば４値状態、即ち
２ビットを安定的に得ることができると期待される。こ
の方式は、デバイスの閾値をソース領域付近に局在した
固定電荷により決定させ得ることを利用するとともに、
ソース領域とドレイン領域とを入れ換えて動作させるこ
とにより、１つのトランジスタで２ビット（即ち、４値
状態）の情報をつくり出すことができる独自の方式であ
る。上記方式は、閾値レベルを多値化する既存の方式と
比べて情報の信頼性に優るものと考えられる。

【０００４】この出願の図１５（ａ）、（ｂ）において
上記米国特許の素子構造と同様な素子構造を示す。即
ち、一導電型の半導体基板１上に間隔をおいてソース領
域又はドレイン領域となる反対導電型領域６ａ、６ｂが
形成され、それらの間のチャネル領域上に窒化膜３を酸
化膜２、４によりサンドウイッチしたＯＮＯ（Oxide Ni
tride Oxide）構造が形成され、さらにＯＮＯ構造上に
コントロールゲート５が形成されている。このような積
層構造が全体でＭＯＮＯＳ構造となる。

【０００５】情報の書き込みにおいて、反対導電型領域
６ａ又は６ｂにプログラム電圧を印加してアバランシェ
降伏させることにより反対導電型領域６ａ又は６ｂ付近
でホットエレクトロンを発生させる。その電子はその反
対導電型領域６ａ又は６ｂと半導体基板１とで形成され
るｐｎ接合近傍のＯＮＯ構造に注入され、窒化膜３中の
電子トラップに捕獲される。このとき、窒化膜３は非導
電性を有するため、捕獲電子は、通常、そのｐｎ接合近
傍の窒化膜３中に局在する。

【０００６】図１５（ｂ）は、反対導電型領域６ａ及び
６ｂにそれぞれ別々にプログラム電圧を印加した場合で
あり、固定電荷７ａ及び７ｂがそれぞれ反対導電型領域
６ａ及び６ｂ付近に局在している状態を示す。この状態
が２ビット、４値状態のうちの１つの状態を示す。この
情報を読み出すには、反対導電型領域６ａをソース領域
とし、かつもう一方の反対導電型領域６ｂをドレイン領
域として一方向の電流を検出し、次いで、それと逆に、
反対導電型領域６ｂをソース領域とし、かつ反対導電型
領域６ａをドレイン領域として逆方向の電流を検出す
る。それらのいずれの場合も、固定電荷７ａ又は７ｂが
ソース領域側に存在し、チャネルを閉じるような電界が
生じるため、検出される電流値は小さい値となる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記不
揮発性メモリには以下のような問題が残る。 （ｉ）書き込み制御 書き込みにおいては、上記したように、捕獲電子は、通
常、ｐｎ接合近傍に局在する。しかし、過大な書き込み
により窒化膜中の捕獲電子分布が拡大し、捕獲電子が一
様に分布する虞がある。この場合、捕獲電子の局在化を
実現できないため動作の非対称性が崩れ、２ビット動作
を行なわせることができなくなる。このような過大な書
き込みを防ぐため、書き込み時間の精密な制御が必要と
なる。

【０００８】また、書き込み時間の精密な制御を行なっ
たとしても、両側に同時に電荷を局在化させようとする
場合、窒化膜中の捕獲電子分布の拡大を考慮して、チャ
ネル長をある程度長くとる必要が有る。このため、従来
例の構造は微細化には適していないと考えられる。 （ii）閾値のばらつき アバランシェ降伏は局所的に起こるので、図１５（ａ）
に示すチャネル幅方向全域にわたって均一に固定電荷を
局在化させることは難しい。従って、閾値電圧のばらつ
きを生じる虞がある。

【０００９】（iii）ＭＯＮＯＳ構造自体 ＭＯＮＯＳ構造は不揮発性メモリとしての実績がなく、
ＯＮＯ構造、特に窒化膜の膜質の最適化、及び積層膜同
士の界面の安定化が必要である。本発明は、上記従来技
術の問題点に鑑みて創作されたものであり、構造自体の
信頼性が高く、過大な書き込みを行なっても捕獲電荷の
局在化を維持することができ、捕獲電荷の局在化を維持
しつつ微細化が可能であり、さらに閾値電圧のばらつき
を抑制することができる半導体記憶装置、その製造方法
及び半導体記憶装置の駆動方法を提供するものである。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、この発明の半導体記憶装置は、一導電型の半導体基
体上に突出した帯状の一導電型の半導体層が配置されて
なる半導体基板と、前記半導体層を挟んで前記半導体基
体の表層に形成された２つの帯状の反対導電型領域と、
前記半導体層の一方の側面に面する反対導電型領域上か
ら前記半導体層の一方の側面にかけて絶縁膜を介して形
成された第１のフローティングゲートと、前記半導体層
の他方の側面に面する反対導電型領域上から前記半導体
層の他方の側面にかけて絶縁膜を介して形成された第２
のフローティングゲートと、前記第１のフローティング
ゲート上から前記半導体層上を経て前記第２のフローテ
ィングゲート上に至る帯状領域に絶縁膜を介して形成さ
れた帯状のコントロールゲートとを有することを特徴と
している。

【００１１】また、上記構造の一つの半導体記憶素子を
列と行に複数配列する場合には、複数の帯状の反対導電
型領域を相互に間隔を置いて並行して列方向に配置し、
さらにそれらの間の領域に複数の半導体層を島状に列方
向に配置し、各々の島状の半導体層の両側の側面にそれ
ぞれ第１及び第２のフローティングゲートを設け、複数
の帯状のコントロールゲートを各半導体層及び第１及び
第２のフローティングゲート上を通るように、相互に間
隔を置いて行方向に並行して設けるようにする。

【００１２】半導体記憶装置の製造方法は、一導電型の
半導体基体上に一導電型の半導体層を形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、前記絶縁膜
を選択的に除去して前記半導体層上に帯状の絶縁膜のパ
ターンを形成する工程と、前記絶縁膜のパターンをマス
クとして前記半導体層をエッチングし、前記半導体基体
上に突出する帯状の半導体層を形成する工程と、少なく
とも前記半導体層の側面を絶縁膜で被覆する工程と、前
記半導体層の上面の絶縁膜のパターン及び前記半導体層
の側面の絶縁膜をマスクとして前記半導体層の各側面に
面する半導体基体の表層に反対導電型不純物をイオン注
入し、前記半導体層を挟んで２つの帯状の反対導電型領
域を形成する工程と、前記半導体層の上面の絶縁膜のパ
ターン及び前記半導体層の側面の絶縁膜を除去する工程
と、少なくとも前記半導体層の一方の側面に面する反対
導電型領域上から前記半導体層の一方の側面上、上面上
及び他方の側面上を経て前記半導体層の他方の側面に面
する前記反対導電型領域上に至る領域に新たに絶縁膜を
形成する工程と、前記新たに被着した絶縁膜上に導電体
膜を形成する工程と、前記新たに被着した絶縁膜上の導
電体膜を異方性エッチングし、前記半導体層の一方の側
面に面する反対導電型領域上から前記半導体層の一方の
側面にかけて第１の導電性側壁を形成するとともに、前
記半導体層の他方の側面に面する反対導電型領域上から
前記半導体層の他方の側面にかけて第２の導電性側壁を
形成する工程と、前記第１及び第２の導電性側壁の表面
に絶縁膜を形成する工程と、全面に導電体膜を形成する
工程と、前記全面に形成した導電体膜をパターニングし
て前記第１の導電性側壁上から、前記半導体層の上面上
を経て前記第２の導電性側壁上に至る領域を通る帯状の
導電体膜を形成する工程とを有することを特徴としてい
る。

【００１３】また、上記構造の一つのトランジスタを列
と行に複数配列した半導体記憶装置を作成する場合に
は、列方向に並行して延びる複数の帯状の半導体層を形
成した後、複数の帯状の半導体層の間の半導体基体の表
層に複数の帯状の反対導電型領域を列方向に並行して作
成する。そして上記方法と同様にして半導体層の両側面
に第１及び第２の導電性側壁（第１及び第２のフローテ
ィングゲート）を形成した後、行方向に並行して延びる
複数の導電体膜（コントロールゲート）を形成し、帯状
の半導体層と両側面の第１及び第２の導電性側壁を島状
に分離すればよい。

【００１４】この発明の半導体記憶装置の駆動方法は、
上記半導体記憶装置を用いる。情報をトランジスタ（記
憶素子）に書き込みする場合、２つの反対導電型領域の
うち少なくとも何れか一と半導体基体との間、及びコン
トロールゲートと半導体基体との間に電圧を印加するこ
とにより半導体基体又は半導体層にキャリアを発生さ
せ、その発生したキャリアを、第１又は第２のフローテ
ィングゲートと半導体層及び半導体基体の間に挟まれた
絶縁膜を介して第１又は第２のフローティングゲートに
注入し、蓄積して、チャネル領域の閾値を制御すること
を特徴としている。

【００１５】さらに、記憶情報を読み出す場合、一方の
反対導電型領域をソース領域とし、他方の反対導電型領
域をドレイン領域として、半導体記憶装置を駆動する。
又は、一方の反対導電型領域をドレイン領域とし、他方
の反対導電型領域をソース領域として、半導体記憶装置
を駆動する。また、書き込まれた記憶情報を消去するに
は、第１ビット及び第２ビットを読み取った後に、コン
トロールゲートに対して、両方の反対導電型領域又は半
導体基板の少なくとも何れか一に消去電圧を印加して前
記第１又は第２のフローティングゲートのうち少なくと
も何れか一に蓄積された電荷を両方の反対導電型領域又
は半導体基板の少なくとも何れか一に排出するようにす
る。

【００１６】さらに、詳細な駆動方法は以下の通りであ
る。コントロールゲート、一方の反対導電型領域にプロ
グラム電圧を印加して第１のフローティングゲートにキ
ャリアを注入し、蓄積した状態を第１ビットの第１のバ
イナリ値とし、第１のフローティングゲートにキャリア
を蓄積しない状態を第１ビットの第２のバイナリ値とし
て、第１のバイナリ値又は第２のバイナリ値のうち何れ
か一からなる第１ビットを設定し、コントロールゲー
ト、他方の反対導電型領域にプログラム電圧を印加して
第２のフローティングゲートにキャリアを注入し、蓄積
した状態を第２ビットの第３のバイナリ値とし、第２の
フローティングゲートにキャリアを蓄積しない状態を第
２ビットの第４のバイナリ値として、第３のバイナリ値
又は第４のバイナリ値のうち何れか一からなる第２ビッ
トを設定することを特徴としている。

【００１７】更に、第１ビット及び第２ビットを設定し
た後に、コントロールゲート、他方の反対導電型領域に
読み出し電圧を印加して一方の反対導電型領域と他方の
反対導電型領域に流れる電流を検出することにより、第
１の電流値に対応する第１のバイナリ値、又は第１の電
流値よりも大きい第２の電流値に対応する第２のバイナ
リ値のうち何れか一からなる第１ビットを読み取り、コ
ントロールゲート、一方反対導電型領域に読み出し電圧
を印加して一方の反対導電型領域と他方の反対導電型領
域の間に流れる電流を検出することにより、第３の電流
値に対応する第３のバイナリ値、又は前記第３の電流値
よりも大きい第４の電流値に対応する第４のバイナリ値
のうち何れか一からなる第２ビットを読み取ることを特
徴としている。

【００１８】以下に、上記構成に基づく、この発明の作
用、効果を説明する。この発明の半導体記憶装置は、請
求項１乃至３に記載した半導体記憶装置のように図１及
び図２に示すような構造を有し、請求項４乃至６に記載
した製造方法により図４乃至図６に示すように、作成す
ることができる。その半導体記憶装置の製造方法によれ
ば、反対導電型領域を形成するために帯状の半導体層上
の絶縁膜をマスクとしてイオン注入しているので、帯状
の半導体層を挟んで２つの帯状の反対導電型領域を自己
整合的に作成することが可能である。

【００１９】また、導電体膜を異方性エッチングして帯
状の半導体層の両側の側面に絶縁膜を介して導電体膜か
らなる第１及び第２の導電性側壁を形成し、第１及び第
２のフローティングゲートとしている。さらに、第１の
フローティングゲート上から半導体層の上面上を経て第
２のフローティングゲート上に至る領域を通る帯状の導
電体膜を形成し、コントロールゲートとしている。

【００２０】このように、半導体層を挟んでフローティ
ングゲートと反対導電型領域を自己整合的に作成するこ
とが可能であるため、当該製造方法は微細化の向上を図
りつつ、電荷の局在化に最適な構造を作成することが可
能である。この発明の半導体記憶装置においては、突出
した帯状の半導体層の一方の側面に面する反対導電型領
域の端部から半導体層の他方の側面に面する反対導電型
領域の端部に至る領域に、突出した帯状の半導体層の一
方の側面、上面、及び他方の側面に沿ってチャネル領域
が形成される。即ちチャネル長方向に沿って、第１のフ
ローティングゲートと、コントロールゲートと、第２の
フローティングゲートとが配置されてなる。

【００２１】電荷蓄積部として、導電体である第１のフ
ローティングゲートと第２のフローティングゲートとを
用いており、窒化膜を用いていないので、構造自体の信
頼性が高い。また、電荷蓄積部としての第１及び第２の
フローティングゲートはそれぞれコントロールゲートと
の間に介在する絶縁膜によりコントロールゲートと分離
されているため、第１又は第２のフローティングゲート
内に注入された電荷は間に介在する絶縁膜のポテンシャ
ルを超えない限り、コントロールゲート内に移動するこ
とがなく、第１又は第２のフローティングゲート内に局
在する。これにより、過大な書き込みを行なってもｐｎ
接合近傍への捕獲電荷の局在化を維持することができ
る。

【００２２】なお、極めて過大な書き込みを行なった場
合、第１又は第２のフローティングゲート内の注入電荷
はコントロールゲートとの間に介在する絶縁膜のポテン
シャルを超えてコントロールゲートの方に移動するが、
導電体であるコントロールゲートから直ちに排出される
ため、注入電荷がコントロールゲート内に残留すること
はない。従って、過大な書き込みを行なってもなお捕獲
電荷の局在化を維持することができる。

【００２３】また、第１及び第２のフローティングゲー
トは導電体であり、かつチャネル幅方向に延在している
ため、アバランシェ降伏によりホットキャリアが局所的
にフローティングゲート内に注入されてもフローティン
グゲート内ではチャネル幅方向全域にわたって一様に分
布する。これにより、閾値電圧のばらつきを抑制するこ
とができる。

【００２４】さらに、アバランシェ降伏により生じたホ
ットキャリア（高エネルギキャリア）を注入電荷として
用いているため、フローティングゲートと半導体層との
間のゲート絶縁膜を厚くしても、ホットキャリアはその
ゲート絶縁膜のポテンシャルを超えるだけのエネルギを
得ることができる。一方、この発明の構造では［このた
め］、フローティングゲートと半導体層及び反対導電型
領域との間の絶縁膜をコントロールゲートと半導体層と
の間のゲート絶縁膜の膜厚とは独立に厚くすることがで
きる。このため、一旦フローティングゲートに蓄積され
た電荷が半導体層及び反対導電型領域へリークするのを
抑制することができる。

【００２５】さらに、半導体基体の表面に突出する半導
体層を挟んで半導体基体の表層に一対の帯状の反対導電
型領域が設けられ、反対導電型領域上から半導体層の側
面にかけて第１及び第２のフローティングゲートが設け
られている。即ち、第１及び第２のフローティングゲー
トはそれぞれ反対導電型領域の上方にこれらと重なるよ
うに設けられている。

【００２６】このため、第１及び第２のフローティング
ゲートと反対導電型領域の間に介在する絶縁膜により適
当な大きさの静電容量値を確保することができるので、
記憶情報の読み出しの際にコントロールゲートに印加し
たゲート電圧が第１又は第２のフローティングゲートに
適当に分割される。これにより、コントロールゲートに
印加するゲート電圧の閾値ウインドウを大きくすること
が可能である。なお、閾値ウインドウとは半導体記憶素
子のオン状態を表す閾値電圧とオフ状態を表す閾値電圧
との差をいう。

【００２７】また、フローティングゲートとソース領域
又はドレイン領域となる反対導電型領域との重なり領域
が大きいため、フローティングゲートに蓄積された電荷
を反対導電型領域に排出することが容易である。即ち、
基板と独立して選択された一素子のソース／ドレイン単
位で記憶情報が消去できるので、チップ消去だけでなく
一素子単位（ブロック単位）での消去が可能になる。

【００２８】また、第１及び第２のフローティングゲー
トと反対導電型領域とが重なっている分だけ微細化が可
能である。さらに、表面に突出した半導体層の側面にフ
ローティングゲートが形成されているので、半導体層を
最小線幅としても、２つの反対導電型領域の間の距離を
確保することが可能である。このため、ホットエレクト
ロンをフローティングゲートに注入する際に、クロスト
ークが生じにくい構造となっており、微細化が可能であ
る。

【００２９】上記構造の半導体記憶装置においては、図
８（ａ）、（ｂ）及び図９（ａ）、（ｂ）に示すよう
に、第１のフローティングゲート２７ａへの電荷蓄積の
有無と、第２のフローティングゲート２７ｂへの電荷蓄
積の有無とで合わせて４つのバイナリ値を設定すること
により一素子当たり２ビットを形成することが可能であ
る。

【００３０】その駆動方法においては、以下のように、
情報の書き込み、記憶情報の読み出し及び書き込まれた
記憶情報の消去という一連の動作を行なわせることがで
きる。情報の書き込みは、例えば、２つの反対導電型領
域のうち少なくとも何れか一に電圧を印加して反対導電
型領域から広がる空乏層中でアバランシェブレークダウ
ンを起こさせ、これにより高エネルギキャリアを発生さ
せてフローティングゲートに電荷を注入し、蓄積するこ
とにより行なう。

【００３１】また、２ビットの読み出しは以下の方法に
より行なうことができる。即ち、第１のフローティング
ゲート２７ａ、又は第２のフローティングゲート２７ｂ
への電荷蓄積により、当該フローティングゲート２７
ａ、又は２７ｂに隣接するチャネル領域のポテンシャル
を変化させることができる。特に、電荷が蓄積されたフ
ローティングゲート２７ａ又は２７ｂ側の反対導電型領
域２３ａ又は２３ｂをソース領域とする場合、蓄積電荷
はチャネルが閉じるような電界を生じさせるため、トラ
ンジスタを流れる電流が小さくなる。逆に、当該フロー
ティングゲート２７ａ又は２７ｂ側の反対導電型領域２
３ａ又は２３ｂをドレイン領域とする場合、チャネルが
閉じるような電界を生じさせることとなるのは変わらな
いが、ソース領域と比べてドレイン領域にはコントロー
ルゲート３０ａと同程度の大きい電圧が印加されて、蓄
積電荷による電界が相殺された上にさらにそれ以上の電
圧がコントロールゲート３０ａにかかるため、チャネル
ポテンシャルに与える影響は少なくなり、トランジスタ
を流れる電流が大きくなる。

【００３２】また、フローティングゲート２７ａ又は２
７ｂへの電荷蓄積が行なわれていない場合には、フロー
ティングゲート２７ａ又は２７ｂの電位はコントロール
ゲート３０ａに印加されたゲート電圧により近くなる。
このため、チャネルは開かれた状態が維持され、両方向
ともに電流値が大きくなる。このように、ソース領域と
ドレイン領域とを入れ換えて電流を検出するような上記
方法でトランジスタに流れる電流の値を検出することに
より、４つのバイナリ値を読み出すことが可能である。
さらに、記憶情報の消去は、コントロールゲートに対し
て、両方の反対導電型領域又は半導体基板の少なくとも
何れか一に消去電圧を印加することにより行う。

【００３３】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１（ａ）は、本発明の第１の実施の形態に係る半導体
記憶装置の構造について示す平面図である。図１（ｂ）
は図１（ａ）のII−II線に沿う断面図である。図１
（ａ）には、複数の記憶素子を有する半導体記憶装置が
記載されているが、そのうち一つの記憶素子について以
下に説明する。

【００３４】その半導体記憶装置では、図１（ａ）及び
（ｂ）に示すように、ｐ型（一導電型）のシリコン基体
（半導体基体）２１上に帯状のｐ型（一導電型）のシリ
コン層（半導体層、動作層）２４ａが配置されている。
上記半導体記憶装置の断面構成においては、図１（ｂ）
に示すように、シリコン基体２１の表面に直方体状のシ
リコン層２４ａが突出しているような基板構造を有す
る。シリコン層２４ａはｐ型で、シリコン基体２１より
も低濃度の不純物濃度を有している。

【００３５】図１（ａ）に示すように、このシリコン層
２４ａを挟んでシリコン基体２１の表層にそれぞれ第１
のｎ型領域（第１の反対導電型領域）２３ａ及び第２の
ｎ型領域（第２の反対導電型領域）２３ｂが形成されて
いる。第１のｎ型領域２３ａと第２のｎ型領域２３ｂ
は、それぞれ帯状を有し、シリコン層２４ａの対向する
一対の側面に沿って相互に並行している。

【００３６】第１のｎ型領域２３ａは情報の読み出しの
際にソース領域として、又はドレイン領域として交互に
入れ換えて用いられる。これに伴い、第２のｎ型領域２
３ｂは、第１のｎ型領域２３ａがソース領域として用い
られるときドレイン領域として用いられ、第１のｎ型領
域２３ａがドレイン領域として用いられるときソース領
域として用いられる。

【００３７】さらに、図１（ａ）、（ｂ）に示すよう
に、第１のｎ型領域２３ａに面するシリコン層２４ａの
側面から第１のｎ型領域２３ａ上にかけて、絶縁膜２２
ａを介して第１のフローティングゲート（ＦＧ１）２７
ａが形成されている。また、第２のｎ型領域２３ｂに面
するシリコン層２４ａの側面から第２のｎ型領域２３ｂ
上にかけて、絶縁膜２２ｂを介して第２のフローティン
グゲート（ＦＧ２）２７ｂが形成されている。

【００３８】さらに、第１のフローティングゲート２７
ａと第２のフローティングゲート２７ｂの表面にはそれ
ぞれ絶縁膜２９ａ、２９ｂが形成され、かつ第１のフロ
ーティングゲート２７ａと第２のフローティングゲート
２７ｂの間のシリコン層２４ａの上部表面に絶縁膜２８
が形成されている。コントロールゲート（ＣＧ）３０ａ
はこれらの絶縁膜２９ａ、２８、２９ｂを介して第１の
フローティングゲート２７ａ上からシリコン層２４ａ上
を経て第２のフローティングゲート２７ｂ上に至る領域
に延在している。

【００３９】コントロールゲート３０ａとシリコン層２
４ａとの間に挟まれた絶縁膜２８が第１のゲート絶縁膜
となり、第１のフローティングゲート２７ａとシリコン
層２４ａとの間に挟まれた絶縁膜２２ａが第２のゲート
絶縁膜となり、第２のフローティングゲート２７ｂとシ
リコン層２４ａとの間に挟まれた絶縁膜２２ｂが第３の
ゲート絶縁膜となる。

【００４０】第１のｎ型領域２３ａと第２のｎ型領域２
３ｂの間の領域であって、シリコン層２４ａの第１のｎ
型領域２３ａに面する側面、上面、第２のｎ型領域２３
ｂに面する側面に沿う領域がチャネル領域となる。即
ち、チャネル長は第１のｎ型領域２３ａから第２のｎ型
領域２３ｂに至るシリコン層２４ａの沿面距離とほぼ等
しくなる。また、チャネル幅はコントロールゲート３０
ａの線幅とほぼ等しくなる。

【００４１】第２及び第３のゲート絶縁膜２２ａ、２２
ｂは、シリコン層２４ａ近くの第１のｎ型領域２３ａ及
び第２のｎ型領域２３ｂとシリコン基体２１との間に形
成されるｐｎ接合付近でアバランシェ降伏により生じた
ホットキャリアが絶縁膜２２ａ、２２ｂのポテンシャル
を超え得るような膜厚を有している。第２のゲート絶縁
膜２２ａ及び第３のゲート絶縁膜２２ｂの膜厚は蓄積電
荷のリークをできるだけ小さくするため５ｎｍ以上が好
ましく、また蓄積電荷からの電界がチャネル領域に十分
な影響を及ぼすように１００ｎｍ以下が好ましい。

【００４２】なお、第１のゲート絶縁膜２８は、第２及
び第３のゲート絶縁膜２２ａ、２２ｂと同じ膜厚で形成
されてもよいし、異なっていてもよい。また、上記の構
造では、図２のように、静電容量が配置されることにな
り、記憶情報の読み出し等に関連して、静電容量間の大
小関係が重要になる。以下にその関係について説明す
る。

【００４３】図２において、Ｃ０１はコントロールゲー
ト３０ａとシリコン層２４ａの間の絶縁膜２８による静
電容量値であり、Ｃ０２はシリコン層２４ａ内の空乏層
による静電容量値である。また、Ｃ１１は第１のフロー
ティングゲート２７ａとコントロールゲート３０ａの間
の絶縁膜２９ａによる静電容量値であり、Ｃ１２は第１
のフローティングゲート２７ａと第１のｎ型領域２３ａ
の間の絶縁膜２２ａによる静電容量値であり、Ｃ１３は
第１のフローティングゲート２７ａとシリコン層２４ａ
の間の絶縁膜２２ａによる静電容量値であり、Ｃ１４は
シリコン層２４ａ内の空乏層による静電容量値である。
また、Ｃ２１は第２のフローティングゲート２７ｂとコ
ントロールゲート３０ａの間の絶縁膜２９ｂによる静電
容量値であり、Ｃ２２は第２のフローティングゲート２
７ｂと第２のｎ型領域２３ｂの間の絶縁膜２２ｂによる
静電容量値であり、Ｃ２３は第２のフローティングゲー
ト２７ｂとシリコン層２４ａの間の絶縁膜２２ｂによる
静電容量値であり、Ｃ２４はシリコン層２４ａ内の空乏
層による静電容量値である。

【００４４】コントロールゲート３０ａとシリコン層２
４ａ、第１のｎ型領域２３ａ及び第２のｎ型領域２３ｂ
との間に第１のフローティングゲート２７ａと第２のフ
ローティングゲート２７ｂが存在するので、記憶情報の
読み出しの際に、コントロールゲート３０ａ、シリコン
層２４ａ、第１のｎ型領域２３ａ及び第２のｎ型領域２
３ｂに印加する電圧により、第１のフローティングゲー
ト２７ａと第２のフローティングゲート２７ｂの電位が
影響を受ける。

【００４５】第１のフローティングゲート２７ａと第１
のｎ型領域２３ａ及びシリコン層２４ａとの間の絶縁膜
２２ａによる静電容量値Ｃ１２＋Ｃ１３・Ｃ１４／（Ｃ
１３＋Ｃ１４）が、第１のフローティングゲート２７ａ
とコントロールゲート３０ａの間の絶縁膜２９ａによる
静電容量値Ｃ１１に比べて小さい場合、コントロールゲ
ート３０ａに電圧を印加するとコントロールゲート３０
ａの電圧によって第１のフローティングゲート２７ａの
電位が引き上げられる。このため、第１のフローティン
グゲート２７ａにホットエレクトロン（高エネルギキャ
リア）を蓄積して電位を閾値電圧以下に下げても、コン
トロールゲート３０ａの電圧のわずかな増加で第１のフ
ローティングゲート２７ａの電位が閾値電圧以上に上昇
してしまう。従って、静電容量値Ｃ１２＋Ｃ１３・Ｃ１
４／（Ｃ１３＋Ｃ１４）は静電容量値Ｃ１１に比べて適
度な大きさを有し、コントロールゲート３０ａの電圧が
適当に分割されるようにする必要がある。このような事
情は、第２のフローティングゲート２７ｂに関連する静
電容量Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４の間においても
同様に該当する。

【００４６】この発明の第１の実施の形態では、凸状の
シリコン層２４ａの側面にフローティングゲート２７
ａ、２７ｂを形成し、対向面を増やしている。しかも、
フローティングゲート２７ａ、２７ｂの下面が、ソース
／ドレイン領域となる第１のｎ型領域２３ａ、第２のｎ
型領域２３ｂに対向するようにしている。シリコン層２
４ａ内の空乏層による静電容量値Ｃ１４やＣ２４は電圧
の増加により減少していくので、静電容量値Ｃ１３・Ｃ
１４／（Ｃ１３＋Ｃ１４）、及びＣ２３・Ｃ２４／（Ｃ
２３＋Ｃ２４）は小さくなるが、静電容量値Ｃ１２やＣ
２２はほとんど変化せず、大きい値を維持することがで
きる。

【００４７】従って、静電容量値Ｃ１２＋Ｃ１３・Ｃ１
４／（Ｃ１３＋Ｃ１４）を静電容量値Ｃ１１に比べて適
当な大きさとすることは比較的容易である。これによ
り、読み出しの際に印加するゲート電圧Ｖｇに幅を持た
せることができる。即ち、コントロールゲートに印加す
るゲート電圧の閾値ウインドウを大きくすることが可能
であり、以下の動作の説明のように、４値の状態を読み
出し易くなる。

【００４８】なお、複数のトランジスタを行と列に配置
する場合、図１（ａ）に示すように、列方向で隣接する
トランジスタＴｒ１１、Ｔｒ２１、・・間で、第１のｎ
型領域２３ａが相互に接続され、かつ第２のｎ型領域２
３ｂが相互に接続されて、一列にわたって一つの帯状の
ｎ型領域が形成される。このｎ型領域をビットライン
（ＢＬ）として用いている。

【００４９】但し、フローティングゲート２７ａ、２７
ｂ・・は、隣接するトランジスタＴｒ１１、Ｔｒ２１、
・・間で相互に分離される。また、コントロールゲート
３０ａ、３０ｂは、行方向に延びる帯状のポリシリコン
膜（導電膜）を間隔を置いて行方向に相互に並行するよ
うに形成し、かつ一行にわたって一体的に形成してな
る。この場合、コントロールゲート３０ａ、３０ｂはワ
ードライン（ＷＬ）としての機能も有する。

【００５０】次に、上記電界効果トランジスタが行と列
に複数配置された、周辺回路を含む半導体記憶装置の構
成の一例について説明する。図３（ａ）は、行と列に並
んだ複数のトランジスの全体配置のうち２行３列の部分
配置と周辺回路のうちセンスアンプ部分を抜き出した回
路図である。素子配置を図３（ｂ）に示す。図３（ｂ）
は、行と列に並んだ複数のトランジスタの配置を示す平
面図である。

【００５１】図３（ａ）、（ｂ）に示すように、第１列
に並ぶ複数のトランジスタＴｒ１１、Ｔｒ２１、・・の
一方のｎ型領域が相互に接続されて帯状の第１のｎ型領
域２３ａとなっている。第１列に並ぶ電界効果トランジ
スタＴｒ１１、Ｔｒ２１、・・の他方のｎ型領域が相互
に接続され、第２列に並ぶ電界効果トランジスタＴｒ１
２、Ｔｒ２２、・・の一方のｎ型領域が相互に接続され
て共通の帯状の第２のｎ型領域２３ｂとなっている。説
明を省略するが、この関係は他の列間でも同様であり、
第３のｎ型領域２３ｃ以下となる。

【００５２】そして、ＰＧ／センスアンプセレクタから
出ているビット線ＢＬ１がトランジスタスイッチを介し
て第１のｎ型領域２３ａに接続し、同じく、ビット線Ｂ
Ｌ２がトランジスタスイッチを介して共通の第２のｎ型
領域２３ｂに接続し、同じく、ビット線ＢＬ３がトラン
ジスタスイッチを介して共通の第３のｎ型領域２３ｃに
接続している。

【００５３】また、ワード線（ＷＬ１，ＷＬ２）は、ビ
ット線となる帯状のｎ型領域と交差して行方向に延びる
コントロールゲート／配線３０ａ、３０ｂで構成されて
いる。隣接するビット線の間の領域であってワード線と
の重なり領域に電界効果トランジスタが形成される。な
お、図中の他の符号は、図１に示す符号と同じ符号は図
１と同じものを示すので、その説明は省略する。

【００５４】さらに、バンクセンスアンプがＰＧ／セン
スアンプセレクタに接続されている。隣接するビット線
間で順方向と逆方向それぞれの電流を検出してプログラ
ムされている情報を読み出す。以上のように、この発明
の第１の実施の形態である半導体記憶装置においては、
第１のｎ型領域２３ａから第２のｎ型領域２３ｂに至
る、突出した断面が直方体状のシリコン層２４ａの第１
のｎ型領域２３ａに面する側面、上面、及び第２のｎ型
領域２３ｂに面する側面にかけて、即ちチャネル長方向
に沿って、第１のフローティングゲート２７ａと、コン
トロールゲート３０ａと、第２のフローティングゲート
２７ｂとが並んでなる。

【００５５】電荷蓄積部として、導電体である第１のフ
ローティングゲート２７ａと第２のフローティングゲー
ト２７ｂとを用いており、窒化膜を用いていないので、
構造自体の信頼性が高い。また、電荷蓄積部としての第
１及び第２のフローティングゲート２７ａ、２７ｂはそ
れぞれ絶縁膜２９ａ、２９ｂによりコントロールゲート
３０ａと分離されているため、第１又は第２のフローテ
ィングゲート２７ａ、２７ｂ内に注入された電荷は第１
又は第２のフローティングゲート２７ａ、２７ｂとコン
トロールゲート３０ａの間に介在する絶縁膜２９ａ、２
９ｂのポテンシャルを超えない限り、コントロールゲー
ト３０ａ内に移動することがなく、第１又は第２のフロ
ーティングゲート２７ａ、２７ｂ内に局在する。これに
より、過大な書き込みを行なっても第１又は第２のｎ型
領域２３ａ又は２３ｂとシリコン基体２１との間に形成
されるｐｎ接合近傍への蓄積電荷の局在化を維持するこ
とができる。

【００５６】なお、極めて過大な書き込みを行なった場
合、注入電荷は介在する絶縁膜２９ａ、２９ｂのポテン
シャルを超えてコントロールゲート３０ａの方に移動す
るが、コントロールゲート３０ａから直ちに排出される
ため、注入電荷がコントロールゲート３０ａ内に残留す
ることはない。従って、過大な書き込みでもなお蓄積電
荷の局在化を維持することができる。

【００５７】また、第１及び第２のフローティングゲー
ト２７ａ、２７ｂは導電体であり、かつチャネル幅方向
に延在しているため、アバランシェ降伏によりホットキ
ャリアが局所的にフローティングゲート２７ａ、２７ｂ
内に注入されてもフローティングゲート２７ａ、２７ｂ
内ではチャネル幅方向全域にわたって一様に分布する。
これにより、閾値電圧のばらつきを抑制することができ
る。

【００５８】また、アバランシェ降伏により生じたホッ
トキャリア（高エネルギキャリア）を注入電荷として用
いることができるため、フローティングゲート２７ａ、
２７ｂとシリコン層２４ａとの間のゲート絶縁膜２２
ａ、２２ｂを厚くしても、ホットキャリアはそのゲート
絶縁膜２２ａ、２２ｂのポテンシャルを超えるだけのエ
ネルギを得ることができる。一方で、この発明の構造で
は、以下の製造方法に示すように、フローティングゲー
ト２７ａ、２７ｂとシリコン層２４ａ及び第１及び第２
のｎ型領域２３ａ、２３ｂとの間のゲート絶縁膜２２
ａ、２２ｂをコントロールゲート３０ａとシリコン層２
４ａとの間のゲート絶縁膜２８の膜厚とは独立に厚くす
ることができる。このため、一旦フローティングゲート
２７ａ、２７ｂに蓄積された電荷がシリコン層２４ａ及
び第１及び第２のｎ型領域２３ａ、２３ｂへリークする
のを抑制することができる。

【００５９】さらに、シリコン基体２１の表面に突出す
るシリコン層２４ａを挟んでシリコン基体２１の表層に
第１及び第２のｎ型領域２３ａ、２３ｂが設けられ、シ
リコン層２４ａの側面に第１及び第２のフローティング
ゲート２７ａ、２７ｂが設けられている。即ち、第１及
び第２のフローティングゲート２７ａ、２７ｂは第１及
び第２のｎ型領域２３ａ、２３ｂ上方にそれと重なるよ
うに設けられている。従って、微細化が可能な構造とい
える。

【００６０】また、第１及び第２のフローティングゲー
ト２７ａ、２７ｂとソース領域又はドレイン領域となる
第１及び第２のｎ型領域２３ａ、２３ｂとの重なり領域
が大きいため、第１及び第２のフローティングゲート２
７ａ、２７ｂに蓄積された電荷を第１及び第２のｎ型領
域２３ａ、２３ｂに排出することが容易である。即ち、
基板と独立して選択された一素子のソース／ドレイン単
位でデータ消去できるので、チップ消去だけでなく一素
子単位（ブロック単位）での消去が可能になる。

【００６１】（２）第２の実施の形態 次に、図４乃至図６を参照して上記半導体記憶装置の製
造方法について説明する。図４乃至図６は、この発明の
第１の実施の形態である半導体記憶装置の製造方法を示
す断面図であり、図１（ａ）のII−II線に沿う断面に相
当する。ここでは、複数のトランジスタを行と列に配置
する場合について説明する。

【００６２】まず、図４（ａ）に示すように、ｐ型（一
導電型）のシリコン基体２１上にシリコン基体２１より
も低濃度のｐ型シリコン層２４をエピタキシャル成長等
により形成する。続いて、膜厚約１００ｎｍのシリコン
酸化膜２５を熱酸化により形成する。次いで、図４
（ｂ）に示すように、シリコン酸化膜２５上にレジスト
膜を形成した後、レジスト膜をパターニングし、ソース
／ドレイン領域を形成すべき領域に列方向に並行して延
びる帯状の開口部を有するレジストマスク（耐エッチン
グ性マスク）２６ａ、２６ｂを形成する。続いて、レジ
ストマスク２６ａ、２６ｂに基づいて、シリコン酸化膜
２５をエッチングし、さらにシリコン層２４をエッチン
グする。これにより、列方向に並行して延びる帯状のシ
リコン酸化膜２５ａ、２５ｂからなるイオン注入のマス
クが形成されるとともに、その下に同じ幅寸法で列方向
に並行して延びる帯状のシリコン層２４ａａが形成され
る。

【００６３】次に、レジストマスク２６ａ、２６ｂを除
去した後、図４（ｃ）に示すように、熱酸化によりシリ
コン層２４ａａの側面にイオン注入のマスクとなる膜厚
２０〜３０ｎｍのシリコン酸化膜３２ｂを形成する。こ
のとき、シリコン層２４ａａをエッチングした後のシリ
コン基体２１の表面にも同じ膜厚のシリコン酸化膜３２
ａが形成される。

【００６４】次いで、図５（ａ）に示すように、シリコ
ン酸化膜２５ａ及び３２ｂをマスクとしてｎ型（反対導
電型）の導電型不純物をイオン注入する。この場合、シ
リコン基体２１の表面のシリコン酸化膜３２ａを注入イ
オンが透過するように加速電圧の条件を設定する。シリ
コン層２４ａａの側面では、注入イオンが側面に平行に
通過するだけであるか、或いは大きい角度で斜め方向か
ら側面に入射するので、シリコン層２４ａａの側面のシ
リコン酸化膜３２ｂがイオン注入のマスクとして十分に
機能する。これにより、シリコン層２４ａａの間のシリ
コン基体２１の表層に高濃度のｎ型（反対導電型）の第
１及び第２のｎ型領域（第１及び第２の反対導電型領
域）２３ａ、２３ｂを形成する。

【００６５】次いで、残存するシリコン酸化膜２５ａ及
び３２ａ、３２ｂを除去した後、図５（ｂ）に示すよう
に、熱酸化によりシリコン酸化膜２８を形成する。続い
て、シリコン酸化膜２８上に多結晶シリコン膜２７を形
成する。次いで、図５（ｃ）に示すように、異方性エッ
チングにより多結晶シリコン膜２７をエッチングし、並
行する帯状のシリコン層２４ａａの側面にシリコン酸化
膜２８を介して多結晶シリコン膜からなる第１乃至第３
の導電性側壁２７ａａ、２７ｂｂ、２７ｃｃを残す。

【００６６】次に、図６（ａ）に示すように、多結晶シ
リコン膜からなる第１乃至第３の導電性側壁２７ａａ、
２７ｂｂ、２７ｃｃの表面に熱酸化によりシリコン酸化
膜２９ａ、２９ｂ、２９ｃを形成する。次いで、全面に
多結晶シリコン膜を形成した後、多結晶シリコン膜上
に、列方向に並行する帯状のシリコン層と交差するよう
に行方向に並行する図示しない帯状のレジストマスク
（耐エッチング性マスク）を形成する。

【００６７】次に、図６（ｂ）に示すように、レジスト
マスクに基づいて、多結晶シリコン膜をエッチングし、
列方向に並行する帯状のシリコン層２４ａａ、２４ｂ
ｂ、・・と交差して行方向に延びるコントロールゲート
３０ａを形成する。なお、図６（ｂ）には記載していな
いが、実際には、図１（ａ）に示すように、行方向に相
互に並行して延びる複数の帯状のコントロールゲート３
０ａ、３０ｂ、・・が形成される。

【００６８】さらに、上記レジストマスクに基づいて、
レジストマスクの間に露出するシリコン酸化膜２８、２
９ａ、２９ｂ、２９ｃをエッチングして除去する。続い
て、レジストマスクの間に露出する第１乃至第３の導電
性側壁２７ａａ、２７ｂｂ、２７ｃｃとシリコン層２４
ａａ、２４ｂｂをエッチングし、除去する。これによ
り、シリコン基体２１の表面に突出する断面が直方体状
で、相互に分離された島状のシリコン層２４ａ、２４ｂ
からなる動作層を形成する。かつ、第１のｎ型領域２３
ａに面する動作層２４ａの側面にゲート絶縁膜２２ａを
介して第１のフローティングゲート２７ａを形成し、第
２のｎ型領域２３ｂに面する動作層２４ａの側面にゲー
ト絶縁膜２２ｂを介して第２のフローティングゲート２
７ｂを形成し、第２のｎ型領域２３ｂに面する動作層２
４ｂの側面にゲート絶縁膜２２ｂを介して第３のフロー
ティングゲート２７ｃを形成する。さらに、レジストマ
スクの間に残存するシリコン酸化膜をエッチングして除
去する。

【００６９】その後、通常の工程を経て半導体記憶装置
が完成する。上記のように、この発明の実施の形態であ
る半導体記憶装置の製造方法によれば、図４（ｃ）に示
すように、シリコン層２４ａａの側面にシリコン酸化膜
３２ａを形成し、これをマスクとしてイオン注入してい
るので、イオン注入の方向が多少傾いてもシリコン層２
４ａａ内へのｎ型の導電型不純物の導入を防止すること
ができる。

【００７０】また、ソース／ドレイン領域となる第１及
び第２のｎ型領域２３ａ、２３ｂを形成する際に、シリ
コン層２４ａａをマスクとしてその両側のシリコン基体
２１にイオン注入しているので、第１及び第２のｎ型領
域２３ａ、２３ｂを自己整合的に形成することができ
る。このようにして形成された構造は、この発明の半導
体記憶装置に適用した場合、上記したように、微細化、
電荷の局在化に最適である。

【００７１】なお、上記第２の実施の形態では、図５
（ｂ）の工程において、第１乃至第３のゲート絶縁膜と
なる同じ膜厚のシリコン酸化膜を形成しているが、図５
（ｃ）の工程の後に、導電性側壁２７ａ、２７ｂをマス
クにしてシリコン酸化膜をエッチングして、シリコン層
２４ａａ、２４ｂｂ、・・の側面のシリコン酸化膜２８
はそのまま残すとともに、シリコン層２４ａａ、２４ｂ
ｂ、・・の上部表面のシリコン酸化膜２８だけを一旦除
去し、図６（ａ）の工程で、シリコン酸化膜２９ａ、２
９ｂを被着する際に、シリコン層２４ａａ、２４ｂｂ、
・・の上部表面にもシリコン酸化膜２８を被着するよう
にしてもよい。

【００７２】これにより、フローティングゲート２７
ａ、２７ｂとシリコン層２４ａ及び第１及び第２のｎ型
領域２３ａ、２３ｂとの間のゲート絶縁膜２２ａ、２２
ｂをコントロールゲート３０ａとシリコン層２４ａとの
間のゲート絶縁膜２８とは独立に形成することができ
る。例えば、ゲート絶縁膜２２ａ、２２ｂの膜厚を厚く
することにより、ホットエレクトロンのフローティング
ゲート２７ａ、２７ｂへの注入が可能なようにしつつ、
一旦フローティングゲート２７ａ、２７ｂに蓄積された
電荷がシリコン層２４ａ及び第１及び第２のｎ型領域２
３ａ、２３ｂへリークするのを抑制することができる。

【００７３】（３）第３の実施の形態 次に、この発明の第３の実施の形態である上記半導体記
憶装置の駆動方法について、上記図１の半導体記憶装置
を用い、図７乃至図９を参照して説明する。図９はその
駆動方法のうち書き込み動作の際におけるフローティン
グゲート２３ａ、２３ｂの周辺部の電荷の生成や移動の
様子を示す断面図である。

【００７４】書き込み動作を行なうため、第１のｎ型領
域２３ａに電圧約＋６Ｖを印加し、コントロールゲート
３０ａに電圧約＋６Ｖを印加する。これにより、図９に
示すように、第１のｎ型領域２７ａとシリコン基板２１
とで形成されるｐｎ接合から基板２１側に空乏層が広が
り、特に、シリコン層２４ａの近くで空乏層中の電界が
アバランシェ降伏を起こす程度に高まる。アバランシェ
降伏が起こると、高いエネルギーを有する電子−正孔対
が生じる。この場合、第１のフローティングゲート２７
ａに凡そ３Ｖがかかり、第２のフローティングゲート２
７ｂに凡そ５．４Ｖがかかる。

【００７５】以上により、第１のフローティングゲート
２７ａに注入されたホットエレクトロンは絶縁膜２２
ａ、２９ａのポテンシャル障壁により第１のフローティ
ングゲート２７ａ内に蓄積される。なお、絶縁膜２９ａ
のポテンシャル障壁を超えてコントロールゲート３０ａ
の方に注入されたホットエレクトロンは、直ちに、コン
トロールゲート３０ａを経てコントロールゲート３０ａ
に接続された電源の方に排出される。

【００７６】図７のようにして書き込み動作を行なうこ
とにより、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）に
示すような４値状態を形成し得る。次に、図８（ａ）、
（ｂ）、図９（ａ）、（ｂ）を参照して、４つのバイナ
リ値を組み合わせて生成される４値状態を説明する。図
８（ａ）、（ｂ）、図９（ａ）、（ｂ）はそれぞれ４つ
のバイナリ値を組み合わせて生成される４つの異なる状
態を示す断面図である。

【００７７】ここで、第１のフローティングゲート２７
ａにキャリアを蓄積した状態を第１ビットの第１のバイ
ナリ値とし、第１のフローティングゲート２７ａにキャ
リアを蓄積しない状態を第１ビットの第２のバイナリ値
とする。また、第２のフローティングゲート２７ｂにキ
ャリアを蓄積した状態を第２ビットの第３のバイナリ値
とし、第２のフローティングゲート２７ｂにキャリアを
蓄積しない状態を第２ビットの第４のバイナリ値とす
る。

【００７８】図中、実線で示す検出電流の方向を順方向
とし、点線で示す検出電流の方向を逆方向とする。図８
（ａ）は、第１及び第２のフローティングゲート２７
ａ、２７ｂにともに電荷蓄積していない状態を示す。即
ち、第１ビットに第２のバイナリ値が設定され、第２ビ
ットに第４のバイナリ値が設定された状態を示す。読み
出し動作において検出電流は順方向、逆方向ともに大き
い値となる。

【００７９】図８（ｂ）は、第１のフローティングゲー
ト２７ａのみに電荷蓄積している状態を示す。即ち、第
１ビットに第１のバイナリ値が設定され、第２ビットに
第４のバイナリ値が設定された状態を示す。読み出し動
作において検出電流は順方向で小さい値となり、逆方向
で大きい値となる。図９（ａ）は、第２のフローティン
グゲート２７ｂのみに電荷蓄積している状態を示す。即
ち、第１ビットに第２のバイナリ値が設定され、第２ビ
ットに第３のバイナリ値が設定された状態を示す。読み
出し動作において検出電流は順方向で大きい値となり、
逆方向で小さい値となる。

【００８０】図９（ｂ）は、第１及び第２のフローティ
ングゲート２７ａ、２７ｂにともに電荷蓄積している状
態を示す。即ち、第１ビットに第１のバイナリ値が設定
され、第２ビットに第３のバイナリ値が設定された状態
を示す。読み出し動作において検出電流は順方向、逆方
向ともに小さい値となる。次に、情報を書き込む動作
と、書き込まれた情報を読み出す動作と、書き込まれた
情報を消去する動作について説明する。

【００８１】まず、第１のバイナリ値又は第２のバイナ
リ値のうち何れか一からなる第１ビットを設定する。次
いで、第３のバイナリ値又は第４のバイナリ値のうち何
れか一からなる第２ビットを設定する。以上により、書
き込み動作が終了する。次に、書き込まれた情報の読み
出し動作に移る。

【００８２】図８（ａ）、（ｂ）、図９（ａ）、（ｂ）
に示す各バイナリ状態を読み出す際に、コントロールゲ
ート３０ａ、第１及び第２のｎ型領域２３ａ、２３ｂに
印加する電圧（Ｖｃｇ、Ｖｎ１，Ｖｎ２）と、それに対
応する第１及び第２のフローティングゲート２７ａ、２
７ｂの電位Ｖｆｇ１，Ｖｆｇ２及びチャネル領域を流れ
る電流ｉｄを表１に示す。

【００８３】

【表１】

【００８４】即ち、コントロールゲート３０ａに読み出
し電圧Ｖｃｇである３．３Ｖを印加し、ドレイン領域と
しての第２のｎ型領域２３ｂに読み出し電圧Ｖｎ２であ
る３．３Ｖを印加し、ソース領域としての第１のｎ型領
域２３ａを接地する。このとき、第１のｎ型領域２３ａ
と第２のｎ型領域２３ｂの間に電流（順方向）が流れる
ので、その電流ｉｄを検出する。

【００８５】続いて、コントロールゲート３０ａに読み
出し電圧Ｖｃｇである３．３Ｖを印加し、ドレイン領域
としての第１のｎ型領域２３ａに読み出し電圧Ｖｎ１で
ある３．３Ｖを印加し、ソース領域としての第２のｎ型
領域２３ｂを接地する。このとき、第１のｎ型領域１７
ａと第２のｎ型領域１７ｂの間に電流（逆方向）が流れ
るので、その電流ｉｄを検出する。

【００８６】次いで、順方向及び逆方向の電流値の大小
の組み合わせがどうなっているかを特定することによ
り、上記説明したように、第１ビット及び第２ビットを
読み取る。次に、書き込まれた情報を消去する。図１０
に示すように、消去の為に、例えばコントロールゲート
３０ａ、３０ｂ・・を０Ｖにし、ソース領域及びドレイ
ン領域２３ａ、２３ｂ双方を昇圧（Ｖｅｅ＝８Ｖ）す
る。

【００８７】この場合、ソース領域及びドレイン領域２
３ａ、２３ｂとフローティングゲート２７ａ、２７ｂと
の間の重なり面積を大きくすることができるため、両フ
ローティングゲート２７ａ、２７ｂに蓄積された電子
は、フローティングゲート２７ａ、２７ｂとソース領域
及びドレイン領域２３ａ、２３ｂの間の膜厚（例えば、
凡そ５ｎｍ）の薄いシリコン酸化膜２２ａ、２２ｂを通
してファウラ−ノルドファイムトンネル電流（Ｆ−Ｎ電
流）によりソース領域及びドレイン領域２３ａ、２３ｂ
により一層抜き取られ易くなる。

【００８８】通常のフラッシュメモリでは、基板を昇圧
するため、データ消去についてはチップ消去になるが、
ＶＲＯＭの場合、基板と独立して選択されたソース／ド
レイン単位でデータ消去できるので、チップ消去だけで
なく一素子単位（ブロック単位）での消去が可能にな
る。以上のように、この発明の実施の形態である半導体
記憶装置の駆動方法においては、図８（ａ）、（ｂ）及
び図９（ａ）、（ｂ）に示すように、第１及び第２のフ
ローティングゲート２７ａ、２７ｂで一素子当たり２ビ
ットを形成し、第１のフローティングゲート２７ａへの
電荷蓄積の有無と、第２のフローティングゲート２７ｂ
への電荷蓄積の有無との組み合わせにより、ドレイン領
域とソース領域の間に流れる電流の方向と該電流の大小
の組み合わせによる４値状態を表示することができる。
これにより、半導体記憶装置の微細化、及び低コスト化
を実現することが可能となる。

【００８９】以上、実施の形態によりこの発明を詳細に
説明したが、この発明の範囲は上記実施の形態に具体的
に示した例に限られるものではなく、この発明の要旨を
逸脱しない範囲の上記実施の形態の変更はこの発明の範
囲に含まれる。例えば、上記の実施の形態では、フロー
ティングゲート２７ａ、２７ｂやコントロールゲート３
０ａ、３０ｂ・・の材料としてポリシリコンを用いてい
るが、他の導電材料でもよい。

【００９０】（比較例１）図１３（ａ）は、比較例１で
ある半導体記憶装置の構造について示す平面図である。
図１３（ｂ）は、図１３（ａ）のIII−III線に沿う断面
を示す。図１３（ａ）、（ｂ）に示す半導体記憶装置に
おいて、図１（ａ）、（ｂ）と異なるところは、半導体
基板１２１上に互いに並行する帯状の絶縁膜１２６ａ、
１２６ｂを形成し、その絶縁膜１２６ａ、１２６ｂの間
の凹部の半導体基板１２１の平坦面にトランジスタのチ
ャネル領域が形成されている点である。

【００９１】即ち、互いに並行する帯状の絶縁膜１２６
ａ、１２６ｂの間の凹部内であって、絶縁膜１２６ａ、
１２６ｂの側面に第１のフローティングゲート（ＦＧ
１）１２７ａ、第２のフローティングゲート（ＦＧ２）
１２７ｂが設けられている。さらに、フローティングゲ
ート１２７ａ、１２７ｂ間にコントロールゲート（Ｃ
Ｇ）１３０ａが設けられている。コントロールゲート１
３０ａは絶縁膜１２９ａ、１２９ｂを介してフローティ
ングゲート１２７ａ、１２７ｂ上に延在している。これ
により、凹部内の中央部のシリコン基板１２１上にゲー
ト絶縁膜１２８を介してコントロールゲート１３０ａを
有し、その両側にゲート絶縁膜１２２ａ、１２２ｂを介
してフローティングゲート１２７ａ、１２７ｂを有する
トランジスタが形成される。なお、ソース／ドレイン領
域１２３ａ、１２３ｂは絶縁膜１２６ａ、１２６ｂの下
のシリコン基板１２１に形成されている。ソース／ドレ
イン領域１２３ａ、１２３ｂの間であって、ゲート絶縁
膜１２２ａ、１２２ｂ及びフローティングゲート１２７
ａ、１２７ｂの下方のシリコン基板の表層がチャネル領
域１３３となる。即ち、平坦な面にチャネル領域１３３
が形成されることになる。

【００９２】比較例１では、さらに微細化が促進されて
凹部を最小線幅とした場合、多結晶シリコンのグレイン
サイズを考慮すると、フローティングゲートとなるサイ
ドウオールを形成することが難しくなる。これに対し
て、本発明の第１の実施の形態の構造では、凸状のシリ
コン層２４ａを最小線幅としてもその外側にフローティ
ングゲート１２７ａ、１２７ｂとなるサイドウオールを
形成しているため、そのような問題はない。

【００９３】また、凹部を最小線幅とした場合、第１及
び第２のｎ型領域２３ａ、２３ｂと第１及び第２のｎ型
領域２３ａ、２３ｂに対して遠くのフローティングゲー
ト１２７ｂ、１２７ａの距離が最小線幅よりも短くな
る。従って、フローティングゲート１２７ａ、１２７ｂ
にホットエレクトロンを注入する際に、クロストークが
生じる虞が有る。これに対して、本発明の第１の実施の
形態の構造では、同じ距離が最小線幅よりも短くなるこ
とはない。

【００９４】また、構造上、フローティングゲート１２
７ａ、１２７ｂとソース／ドレイン領域１２３ａ、１２
３ｂとがほとんど重ならず、一方で、フローティングゲ
ート１２７ａ、１２７ｂと基板１２１との重なり面積は
大きい。従って、フローティングゲート１２７ａ、１２
７ｂの電位は、ソース／ドレイン領域１２３ａ、１２３
ｂの電位の影響を受けにくく、一方で、基板１２１の電
位の影響をより強く受ける。このため、フローティング
ゲート１２７ａ、１２７ｂの電位は、コントロールゲー
ト１３０ａとフローティングゲート１２７ａ、１２７ｂ
の間の絶縁膜１２９ａ、１２９ｂによる静電容量と基板
１２１とフローティングゲート１２７ａ、１２７ｂの間
の絶縁膜１２２ａ、１２２ｂによる静電容量の比率に従
って支配的に決められることになる。

【００９５】従って、比較例１である半導体記憶装置に
おいて、例えば、一方のフローティングゲート（ＦＧ
２）１２７ｂに電荷を蓄積し、一方のソース／ドレイン
領域１２３ｂをドレインとして機能させた場合、即ち、
基板１２１及び他方のソース／ドレイン領域１２３ａを
０Ｖにし、コントロールゲート１３０ａ及び一方のソー
ス／ドレイン領域１２３ｂに高い電圧を印加した場合、
フローティングゲート１２７ｂの電位は低い電位に設定
される基板１２１の電位の影響をより強く受けて高い電
位に設定されるコントロールゲート１３０ａの電位に比
べてかなり低くなる。このため、フローティングゲート
（ＦＧ２）１２７ｂに蓄積された電荷による電位を相殺
してトランジスタをオン状態にするためには、本発明の
場合と比べてコントロールゲート１３０ａの電位をかな
り高くする必要がある。従って、閾値電圧が本発明の場
合と比べて高くなる。一方、一方のソース／ドレイン領
域１２３ｂをソースとして機能させた場合、即ち、基板
１２１と一方のソース／ドレイン領域１２３ｂを０Ｖに
し、コントロールゲート１３０ａに高い電圧を印加した
場合には、フローティングゲート１２７ｂの電位は低い
電位に設定される基板１２１の影響をより強く受けるた
め、高い電位に設定されるコントロールゲート１３０ａ
の電位に比べてかなり低くなる。従って、閾値電圧が本
発明の場合と同様に高くなる。即ち、図１２に示すよう
に、この発明の構造の半導体記憶装置と比較してコント
ロールゲート１３０ａに印加するゲート電圧の閾値ウイ
ンドウが小さくなる。

【００９６】これに対して、本発明の第１の実施の形態
の構造では、コントロールゲート３０ａとフローティン
グゲート２７ａ、２７ｂとの重なり面積のみならず、ソ
ース／ドレイン領域２３ａ、２３ｂとフローティングゲ
ート２７ａ、２７ｂとの重なり面積が大きいため、コン
トロールゲート３０ａのみならず、ソース／ドレイン領
域２３ａ、２３ｂの電位の影響を強く受ける。従って、
一方のソース／ドレイン領域２３ｂをドレインとして機
能させた場合、フローティングゲート２７ｂの電位はと
もに高い電位に設定されるコントロールゲート３０ａ及
びソース／ドレイン領域２３ｂの電位の影響を受けて高
くなる。従って、フローティングゲート２７ｂに蓄積さ
れた電荷による電位を相殺してトランジスタをオン状態
にするためには、コントロールゲート３０ａの電位は低
くてよく、このため、閾値電圧は低くなる。一方、一方
のソース／ドレイン領域２３ｂをソースとして機能させ
た場合、フローティングゲート２７ｂの電位は低い電位
に設定されるソース／ドレイン領域２３ｂの影響をより
強く受けるため、高い電位に設定されるコントロールゲ
ート３０ａの電位に比べてかなり低くなる。従って、閾
値電圧は高くなる。このため、図１２に示すように、コ
ントロールゲート３０ａに印加する電圧の閾値ウインド
ウが大きくなる。

【００９７】また、比較例１では、第１のｎ型領域１２
３ａ又は第２のｎ型領域１２３ｂを形成するため、絶縁
膜からのアウトディフュージョンを用いるか、または凹
部の底部の半導体基板１２１に補償のためのイオン注入
を行なってチャネル領域のｎ型層をｐ型に反転させてい
る。このように、比較例２ではビット線をセルフアライ
メントで形成するのが難しい。

【００９８】（比較例２）図１４は、比較例２である半
導体記憶装置の構造について示す断面図である。比較例
２である半導体記憶装置において、図１（ｂ）と異なる
ところは、図１４に示すように、平坦な半導体基板２１
１表面に、ゲート絶縁膜２１２を介してコントロールゲ
ート（ＣＧ）２１３が形成され、さらに、コントロール
ゲート２１３を挟んでその両側に第１のフローティング
ゲート（ＦＧ１）２１６ａ、第２のフローティングゲー
ト（ＦＧ２）２１６ｂが形成されている点である。

【００９９】また、比較例１と同様に、構造上、フロー
ティングゲート２１６ａ、２１６ｂとソース／ドレイン
領域２１７ａ、２１７ｂとがほとんど重ならず、一方
で、フローティングゲート２１６ａ、２１６ｂと基板２
１１との重なり面積は大きい。従って、比較例１と同様
に、フローティングゲート２１６ａ、２１６ｂの電位は
ソース／ドレイン領域２１７ａ、２１７ｂの電位の影響
を受けにくく、一方で、基板２１１の電位の影響をより
強く受ける。このため、コントロールゲート２１３とフ
ローティングゲート２１６ａ、２１６ｂの間の絶縁膜に
よる静電容量と基板２１１とフローティングゲート２１
６ａ、２１６ｂの間の絶縁膜による静電容量の比率に従
って支配的に決められることになる。これにより、図１
２に示すように、比較例１と同様に、この発明の構造の
半導体記憶装置と比較してコントロールゲート２１３に
印加するゲート電圧の閾値ウインドウは小さくなる。

【０１００】一方、この発明の実施の形態の半導体記憶
装置では、比較例１の項で説明したように、コントロー
ルゲート３０ａとフローティングゲート２７ａ、２７ｂ
との重なり面積のみならず、ソース／ドレイン領域２３
ａ、２３ｂとフローティングゲート２７ａ、２７ｂとの
重なり面積が大きいため、コントロールゲート３０ａの
みならず、ソース／ドレイン領域２３ａ、２３ｂの電位
の影響をより強く受ける。このため、コントロールゲー
ト３０ａに印加するゲート電圧の閾値ウインドウが大き
くなる。

【０１０１】また、比較例２では、ソース／ドレイン領
域２１７ｂをドレインとして機能させた場合、フローテ
ィングゲート２１６ｂの電位はソース／ドレイン領域２
１７ｂの電位の影響を受けにくいため、ソース／ドレイ
ン領域２１７ｂの電圧を上昇させていくと、フローティ
ングゲート２１６ｂとソース／ドレイン領域２１７ｂの
間の電位差は大きくなる。しかも、フローティングゲー
ト２１６ｂには負の電荷が蓄積されているため、図１４
のフローティングゲート２１６ｂ下の半導体基板２１１
表面に正の電荷が誘起されて、ソース／ドレイン領域２
１７ｂとの間のｐｎ接合の端部（Ａ部）に高電界がかか
るようになる。これにより、この部分でソース／ドレイ
ン領域２１７ｂから半導体基板２１１に流れるトンネル
電流が生じて、フローティングゲート２１６ｂに余計な
電荷が蓄積されたり、半導体記憶装置として動作しなく
なったりする虞がある。

【０１０２】一方、この発明の実施の形態の半導体記憶
では、図１１に示すように、フローティングゲート２７
ａ、２７ｂとソース／ドレイン領域２３ａ、２３ｂとが
適度に重なるような構造、即ち局所的に高電界がかかり
にくい構造となっているため、上記のような虞はない。

【０１０３】

【発明の効果】以上説明したように、この発明の半導体
記憶装置においては、一方の反対導電型領域から他方の
反対導電型領域に至る、突出した直方体状の半導体層の
側面、上面、及び対向する側面にかけて、即ちチャネル
長方向に沿って、第１のフローティングゲートと、コン
トロールゲートと、第２のフローティングゲートとが並
んでなる。

【０１０４】電荷蓄積部として、導電体である第１のフ
ローティングゲートと第２のフローティングゲートとを
用いており、窒化膜を用いていないので、構造自体の信
頼性が高い。また、電荷蓄積部としての第１及び第２の
フローティングゲートはそれぞれ絶縁膜によりコントロ
ールゲートと絶縁分離されているため、ｐｎ接合近傍へ
の蓄積電荷の局在化を維持することができる。さらに、
過大な書き込みを行なった場合に絶縁膜のポテンシャル
を超えてフローティングゲートからコントロールゲート
の方に移動した注入電荷はコントロールゲートから直ち
に排出されるため、注入電荷がコントロールゲート内に
残留することはなく、ｐｎ接合近傍への蓄積電荷の局在
化を維持することができる。

【０１０５】また、第１及び第２のフローティングゲー
トは導電体であり、かつチャネル幅方向に延在している
ため、注入された電荷はフローティングゲート内ではチ
ャネル幅方向全域にわたって一様に分布し、これによ
り、閾値電圧のばらつきを抑制することができる。さら
に、半導体基体の表面に突出する半導体層を挟んで半導
体基体の表層に２つの帯状の反対導電型領域が設けら
れ、半導体層の側面に第１及び第２のフローティングゲ
ートが設けられている。即ち、第１及び第２のフローテ
ィングゲートはそれぞれ２つの反対導電型領域のうちの
一の上方にそれと重なるように設けられている。

【０１０６】このため、適当な大きさの静電容量値を確
保することができるので、ゲート電圧の閾値ウインドウ
が大きい。また、第１及び第２のフローティングゲート
と第１及び第２の反対導電型領域とが重なっている分だ
け微細化が可能である。また、フローティングゲートと
ソース領域又はドレイン領域となる反対導電型領域との
重なり領域が大きいため、フローティングゲートに蓄積
された電荷を反対導電型領域に排出することが容易であ
る。即ち、基板と独立して選択された一素子のソース／
ドレイン単位で記憶情報が消去できるので、チップ消去
だけでなく一素子単位（ブロック単位）での消去が可能
になる。

【０１０７】また、表面に突出した半導体層の側面にフ
ローティングゲートが形成されているので、半導体層を
最小線幅としても、２つの反対導電型領域の間の距離を
確保することが可能である。このため、ホットエレクト
ロンをフローティングゲートに注入する際に、クロスト
ークが生じにくい構造となっており、微細化が可能であ
る。

【０１０８】この発明の半導体記憶装置の製造方法によ
れば、半導体層を挟んでフローティングゲートと反対導
電型領域を自己整合的に作成することが可能であるた
め、当該製造方法は微細化の向上を図りつつ、電荷の局
在化に最適な構造を作成することが可能である。上記構
造の半導体記憶装置の駆動方法においては、第１及び第
２のフローティングゲートで一素子当たり２ビットを形
成し、第１のフローティングゲートへの電荷蓄積の有無
と、第２のフローティングゲートへの電荷蓄積の有無と
の組み合わせにより、ドレイン領域とソース領域の間に
流れる電流の方向と該電流の大小の組み合わせによる４
値状態を表示することができる。これにより、半導体記
憶装置の微細化、及び低コスト化を実現することが可能
となる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の第１の実施の形態である半
導体記憶装置の平面図であり、（ｂ）は、同じく（ａ）
のII−II線に沿う断面図である。

【図２】本発明の第１の実施の形態である半導体記憶装
置のゲート周辺部の静電容量に関する等価回路図であ
る。

【図３】（ａ）は、本発明の第１の実施の形態である行
と列に配列された複数のトランジスタと駆動回路を含む
半導体記憶装置の回路図であり、（ｂ）は、同じく半導
体記憶装置内の複数のトランジスタの配置例を示す平面
図である。

【図４】（ａ）乃至（ｃ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す、図１
（ａ）のII−II線に沿う断面に相当する断面図（その
１）である。

【図５】（ａ）乃至（ｃ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す、図１
（ａ）のII−II線に沿う断面に相当する断面図（その
２）である。

【図６】（ａ）、（ｂ）は、本発明の第２の実施の形態
である半導体記憶装置の製造方法について示す、図１
（ａ）のII−II線に沿う断面に相当する断面図（その
３）である。

【図７】本発明の実施の形態である第３の半導体記憶装
置を用いた駆動方法のうち書き込み方法を示す断面図で
ある。

【図８】（ａ）、（ｂ）は、本発明の第３の実施の形態
である半導体記憶装置を用いた読出し方法を示す断面図
（その１）である。

【図９】（ａ）、（ｂ）は、本発明の第３の実施の形態
である半導体記憶装置を用いた読出し方法を示す断面図
（その２）である。

【図１０】本発明の第３の実施の形態である半導体記憶
装置を用いた消去方法を示す断面図である。

【図１１】本発明の実施の形態である半導体記憶装置の
構造に基づく効果を示す断面図である。

【図１２】本発明の実施の形態である半導体記憶装置の
構造に基づく効果を示すグラフである。

【図１３】（ａ）は、比較例１である半導体記憶装置の
平面図であり、（ｂ）は、同じく（ａ）のIII−III線に
沿う断面図である。

【図１４】比較例２である半導体記憶装置の断面図であ
る。

【図１５】（ａ）は、従来例である半導体記憶装置の平
面図であり、（ｂ）は、同じく（ａ）のＩ−Ｉ線に沿う
断面図である。

【符号の説明】

２１ シリコン基体（半導体基体） ２２ａ 第２のゲート絶縁膜 ２２ｂ 第３のゲート絶縁膜 ２３ａ 第１のｎ型領域（第１の反対導電型領域） ２３ｂ 第２のｎ型領域（第２の反対導電型領域） ２３ｃ 第３のｎ型領域（第３の反対導電型領域） ２４ａ、２４ｂ シリコン層（半導体層，動作層） ２４ａａ、２４ｂｂ シリコン層（半導体層） ２７ａ 第１のフローティングゲート ２７ａａ 第１の導電性側壁 ２７ｂ 第２のフローティングゲート ２７ｂｂ 第２の導電性側壁 ２８ 第１のゲート絶縁膜 ２９ａ、２９ｂ、３２ａ、３２ｂ シリコン酸化膜（絶
縁膜） ３０ａ、３０ｂ コントロールゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基体上に突出した帯状
   の一導電型の半導体層が配置されてなる半導体基板と、 前記半導体層を挟んで前記半導体基体の表層に形成され
   た２つの帯状の反対導電型領域と、 前記半導体層の一方の側面に面する反対導電型領域上か
   ら前記半導体層の一方の側面にかけて絶縁膜を介して形
   成された第１のフローティングゲートと、 前記半導体層の他方の側面に面する反対導電型領域上か
   ら前記半導体層の他方の側面にかけて絶縁膜を介して形
   成された第２のフローティングゲートと、 前記第１のフローティングゲート上から前記半導体層上
   を経て前記第２のフローティングゲート上に至る帯状領
   域に絶縁膜を介して形成された帯状のコントロールゲー
   トとを有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記半導体層の一方の側面に面する反対
   導電型領域がソース領域又はドレイン領域となり、かつ
   前記半導体層の他方の側面に面する反対導電型領域がド
   レイン領域又はソース領域となり、前記帯状領域であっ
   て前記半導体層の一方の側面に面する反対導電型領域の
   端部から前記半導体層の一方の側面、上面及び他方の側
   面を経て前記半導体層の他方の側面に面する反対導電型
   領域の端部に至る領域がチャネル領域となり、前記第１
   及び第２のフローティングゲートが前記第１及び第２の
   フローティングゲートの近傍の半導体基体内で生じた高
   エネルギキャリアの電荷蓄積部となり、 前記第１及び第２のフローティングゲートで一素子当た
   り２ビットを形成し、前記第１のフローティングゲート
   への電荷蓄積の有無と、前記第２のフローティングゲー
   トへの電荷蓄積の有無との組み合わせにより、前記ドレ
   イン領域と前記ソース領域の間に流れる電流の方向と該
   電流の大小の組み合わせによる４値状態を表示し得るこ
   とを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記半導体記憶装置は複数の半導体記憶
   素子が行と列に配列されてなり、 前記帯状の半導体層は島状を有し、前記列方向に複数配
   置されており、前記帯状の反対導電型領域は前記列方向
   に配置された複数の半導体層を挟んで前記列方向に一連
   なりとなって並行して前記半導体基体の表層に形成され
   ており、各々の前記半導体層について前記半導体層の一
   方の側面に面する反対導電型領域上から前記半導体層の
   一方の側面にかけて前記第１のフローティングゲートが
   形成されており、前記半導体層の他方の側面に面する反
   対導電型領域上から前記半導体層の他方の側面にかけて
   前記第２のフローティングゲートが形成されており、前
   記コントロールゲートは各々の前記第１のフローティン
   グゲート上から前記半導体層上を経て前記第２のフロー
   ティングゲート上に至る領域を通り、前記行方向に並行
   して延びる複数の帯状の行方向帯状領域にそれぞれ形成
   されていることを特徴とする請求項１又は２記載の半導
   体記憶装置。
4. 【請求項４】 一導電型の半導体基体上に一導電型の半
   導体層を形成する工程と、 前記半導体層上に絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去して前記半導体層上に帯状の
   絶縁膜のパターンを形成する工程と、 前記絶縁膜のパターンをマスクとして前記半導体層をエ
   ッチングし、前記半導体基体上に突出する帯状の半導体
   層を形成する工程と、 少なくとも前記半導体層の側面を絶縁膜で被覆する工程
   と、 前記半導体層の上面の絶縁膜のパターン及び前記半導体
   層の側面の絶縁膜をマスクとして前記半導体層の各側面
   に面する半導体基体の表層に反対導電型不純物をイオン
   注入し、前記半導体層を挟んで２つの帯状の反対導電型
   領域を形成する工程と、 前記半導体層の上面の絶縁膜のパターン及び前記半導体
   層の側面の絶縁膜を除去する工程と、 少なくとも前記半導体層の一方の側面に面する反対導電
   型領域上から前記半導体層の一方の側面上、上面上及び
   他方の側面上を経て前記半導体層の他方の側面に面する
   前記反対導電型領域上に至る領域に新たに絶縁膜を形成
   する工程と、 前記新たに被着した絶縁膜上に導電体膜を形成する工程
   と、 前記新たに被着した絶縁膜上の導電体膜を異方性エッチ
   ングし、前記半導体層の一方の側面に面する反対導電型
   領域上から前記半導体層の一方の側面にかけて第１の導
   電性側壁を形成するとともに、前記半導体層の他方の側
   面に面する反対導電型領域上から前記半導体層の他方の
   側面にかけて第２の導電性側壁を形成する工程と、 前記第１及び第２の導電性側壁の表面に絶縁膜を形成す
   る工程と、 全面に導電体膜を形成する工程と、 前記全面に形成した導電体膜をパターニングして前記第
   １の導電性側壁上から、前記半導体層の上面上を経て前
   記第２の導電性側壁上に至る領域を通る帯状の導電体膜
   を形成する工程とを有することを特徴とする半導体記憶
   装置の製造方法。
5. 【請求項５】 前記第１及び第２の導電性側壁は第１及
   び第２のフローティングゲートであり、前記第１の導電
   性側壁上から、前記半導体層の上面上を経て前記第２の
   導電性側壁上に至る領域を通る帯状の導電体膜はコント
   ロールゲートであり、前記第１のフローティングゲー
   ト、前記コントロールゲート及び前記第２のフローティ
   ングゲートに絶縁膜を介して隣接する前記半導体層の表
   層がチャネル領域となることを特徴とする請求項４記載
   の半導体記憶装置の製造方法。
6. 【請求項６】 半導体基板に複数の半導体記憶素子が行
   と列に配置された半導体記憶装置の製造方法であって、 一導電型の半導体基体上に一導電型の半導体層を形成す
   る工程と、 前記半導体層上に絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去して前記半導体層上に相互に
   間隔を置いて前記列方向に並行して延びる複数の帯状の
   絶縁膜のパターンを形成する工程と、 前記絶縁膜のパターンをマスクとして前記半導体層をエ
   ッチングし、前記半導体基体上に突出し、相互に間隔を
   置いて前記列方向に並行して延びる複数の帯状の半導体
   層を形成する工程と、 少なくとも前記帯状の半導体層の両側の側面を絶縁膜で
   被覆する工程と、 前記帯状の半導体層の上面の絶縁膜のパターン及び前記
   帯状の半導体層の両側の側面の絶縁膜をマスクとして前
   記半導体基体の表層に反対導電型不純物を導入し、前記
   半導体層を挟んで前記列方向に相互に並行して延びる複
   数の帯状の反対導電型領域を形成する工程と、 前記半導体層の上面の絶縁膜のパターン及び前記半導体
   層の両側の側面の絶縁膜を除去する工程と、 少なくとも前記半導体層の一方の側面に面する反対導電
   型領域上から前記半導体層の一方の側面上、上面上及び
   前記半導体層の他方の側面上を経て前記半導体層の他方
   の側面に面する反対導電型領域上に至る領域に新たに絶
   縁膜を形成する工程と、 前記新たに被着した絶縁膜上に導電体膜を形成する工程
   と、 前記新たに被着した絶縁膜上の導電体膜を異方性エッチ
   ングし、前記半導体層の一方の側面に面する反対導電型
   領域上から前記半導体層の一方の側面にかけて第１の導
   電性側壁を形成するとともに、前記半導体層の他方の側
   面に面する反対導電型領域上から前記半導体層の他方の
   側面にかけて第２の導電性側壁を形成する工程と、 前記第１及び第２の導電性側壁の表面に絶縁膜を形成す
   る工程と、 全面に導電体膜を形成する工程と、 相互に間隔を置いて前記行方向に並行して延びる複数の
   帯状の耐エッチング性マスクに基づいて前記全面に形成
   した導電体膜を選択的に除去して、前記第１の導電性側
   壁上から、前記半導体層の上面上を経て前記第２の導電
   性側壁上に至る領域を通り、相互に間隔を置いて前記行
   方向に並行して延びる複数の帯状の行方向帯状領域に、
   相互に間隔を置いて前記行方向に並行して延びる複数の
   帯状のコントロールゲートを形成する工程と、 前記耐エッチング性マスクに基づいて前記列方向に並行
   して延びる複数の第１及び第２の導電性側壁と複数の帯
   状の半導体層をエッチングし、各々の前記行方向帯状領
   域に、相互に分離された前記第１の導電性側壁からなる
   第１のフローティングゲート、前記第２の導電性側壁か
   らなる第２のフローティングゲート及び前記半導体層か
   らなる動作層を形成する工程とを有することを特徴とす
   る半導体記憶装置の製造方法。
7. 【請求項７】 請求項１乃至３の何れか一に記載の半導
   体記憶装置を駆動する半導体記憶装置の駆動方法であっ
   て、 前記一方の反対導電型領域と前記半導体基体との間、及
   び前記コントロールゲートと前記半導体基体との間に電
   圧を印加することにより前記半導体基体又は前記半導体
   層にキャリアを発生させ、該発生したキャリアを、前記
   第１のフローティングゲートと前記半導体層及び半導体
   基体の間に挟まれた絶縁膜を介して前記第１のフローテ
   ィングゲートに注入し、蓄積して、前記チャネル領域の
   閾値を制御することを特徴とする半導体記憶装置の駆動
   方法。
8. 【請求項８】 前記半導体基体又は前記半導体層に発生
   したキャリアは、前記一方の反対導電型領域と前記半導
   体基体との間のｐｎ接合から広がる空乏層中でアバラン
   シェブレークダウンを起こさせることにより発生したキ
   ャリアであることを特徴とする請求項７記載の半導体記
   憶装置の駆動方法。
9. 【請求項９】 前記第１のフローティングゲートと前記
   半導体層及び半導体基体の間に挟まれた絶縁膜を介して
   前記半導体基体又は前記半導体層に発生したキャリアを
   第１のフローティングゲートに注入し、蓄積して、閾値
   を制御した後、 前記一方の反対導電型領域をソース領域とし、前記他方
   の反対導電型領域をドレイン領域として、前記半導体記
   憶装置を駆動することを特徴とする請求項７又は８記載
   の半導体記憶装置の駆動方法。
10. 【請求項１０】 請求項１乃至３の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記他方の反対導電型領域と前記半導体基体との間、及
    び前記コントロールゲートと前記半導体基体との間に電
    圧を印加することにより前記半導体基体又は前記半導体
    層にキャリアを発生させ、該発生したキャリアを、前記
    第２のフローティングゲートと前記半導体層及び半導体
    基体の間に挟まれた絶縁膜を介して前記第２のフローテ
    ィングゲートに注入し、蓄積して、前記チャネル領域の
    閾値を制御することを特徴とする半導体記憶装置の駆動
    方法。
11. 【請求項１１】 前記半導体基体又は前記半導体層に発
    生したキャリアは、前記他方の反対導電型領域と前記半
    導体基体との間のｐｎ接合から広がる空乏層中でアバラ
    ンシェブレークダウンを起こさせることにより発生する
    キャリアであることを特徴とする請求項１０記載の半導
    体記憶装置の駆動方法。
12. 【請求項１２】 前記第２のフローティングゲートと前
    記半導体層及び半導体基体の間に挟まれた絶縁膜を介し
    て前記半導体基体又は前記半導体層に発生したキャリア
    を第２のフローティングゲートに注入し、蓄積して、閾
    値を制御した後、 前記一方の反対導電型領域をドレイン領域とし、前記他
    方の反対導電型領域をソース領域として、前記半導体記
    憶装置を駆動することを特徴とする請求項１０又は１１
    記載の半導体記憶装置の駆動方法。
13. 【請求項１３】 請求項１乃至３の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記コントロールゲート、一方の反対導電型領域にプロ
    グラム電圧を印加して前記第１のフローティングゲート
    にキャリアを注入し、蓄積した状態を第１ビットの第１
    のバイナリ値とし、前記第１のフローティングゲートに
    キャリアを蓄積しない状態を第１ビットの第２のバイナ
    リ値として、前記第１のバイナリ値又は第２のバイナリ
    値のうち何れか一からなる前記第１ビットを設定し、 前記コントロールゲート、他方の反対導電型領域にプロ
    グラム電圧を印加して前記第２のフローティングゲート
    にキャリアを注入し、蓄積した状態を第２ビットの第３
    のバイナリ値とし、前記第２のフローティングゲートに
    キャリアを蓄積しない状態を第２ビットの第４のバイナ
    リ値として、前記第３のバイナリ値又は第４のバイナリ
    値のうち何れか一からなる前記第２ビットを設定するこ
    とを特徴とする半導体記憶装置の駆動方法。
14. 【請求項１４】 前記第１ビット及び第２ビットを設定
    した後に、 前記コントロールゲート、他方の反対導電型領域に読み
    出し電圧を印加して前記一方の反対導電型領域と前記他
    方の反対導電型領域に流れる電流を検出することによ
    り、第１の電流値に対応する前記第１のバイナリ値、又
    は前記第１の電流値よりも大きい第２の電流値に対応す
    る前記第２のバイナリ値のうち何れか一からなる第１ビ
    ットを読み取り、 前記コントロールゲート、一方の反対導電型領域に読み
    出し電圧を印加して前記一方の反対導電型領域と前記他
    方の反対導電型領域の間に流れる電流を検出することに
    より、第３の電流値に対応する前記第３のバイナリ値、
    又は前記第３の電流値よりも大きい第４の電流値に対応
    する前記第４のバイナリ値のうち何れか一からなる第２
    ビットを読み取ることを特徴とする請求項１３記載の半
    導体記憶装置の駆動方法。
15. 【請求項１５】 前記第１ビット及び第２ビットを読み
    取った後に、 前記コントロールゲートに対して、両方の前記反対導電
    型領域又は前記半導体基板の少なくとも何れか一に消去
    電圧を印加して前記第１又は第２のフローティングゲー
    トの何れか一に蓄積された電荷を前記２つの反対導電型
    領域又は前記半導体基板の少なくとも何れか一に排出
    し、記憶情報を消去することを特徴とする請求項１４記
    載の半導体記憶装置の駆動方法。