KR100215859B1 - 씨모스 및 그 제조방법 - Google Patents
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Abstract
반도체소자에 관한 것으로 특히, 누설전류 감소 및 신뢰도 향상에 적당한 씨모스 및 그 제조방법에 관한 것이다. 이와 같은 씨모스는 제 1 도전형의 반도체기판, 상기 반도체기판의 소정영역에 형성되고, 중공의 홀을 갖는 형상으로 형성된 게이트 전극, 상기 게이트 전극의 외측 및 내측의 상기 반도체기판에 형성된 제 2 도전형 제 1 및 제 2 불순물 영역, 상기 게이트 전극을 포함한 기판전면에 형성된 제 1 절연막, 상기 제 1 절연막상에 형성되는 반도체층, 상기 반도체층 상에 상기 게이트 전극보다 작은 폭으로 형성되는 제 2 절연막, 상기 게이트 전극 내측 보다 작은 크기로 상기 제 2 절연막, 상기 반도체층 그리고, 상기 제 1 절연막에 형성된 콘택홀, 상기 콘택홀를 포함한 상기 제 2 절연막상에 형성된 제 1 도전형 제 2 불순물영역, 상기 제 1 도전형 제 2 불순물영역의 양측 반도체층에 형성되는 제 1 도전형 제 1 불순물 영역을 포함하여 누설전류 감소 및 셀 노드 커패시턴스의 증가로 인한 신뢰도 향상에 효과가 있는 씨모스 및 그 제조방법을 제공할 수 있다.
Description
본 발명은 씨모스에 관한 것으로 특히, 누설전류 감소 및 신뢰도 향상에 적당한 씨모스 및 그 제조방법에 관한 것이다.
일반적으로 에스램(SRAM)은 리플레쉬(refresh)동작이 필요없고, 동작 타이 밍이 용이하다는 편리함 때문에 마이크로 컴퓨터와 액세스 시간 및 싸이를 시간을 같게 할 수 있고, 바이폴라 램과 같이 고속동작을 실현할 수 있도록 되어 있다. 또 대형 계산기의 버퍼 메모리, 슈퍼 컴퓨터의 메인 메모리, 제어 메모리 등에 광범위하게 사용되고 있다.
이와 같은 에스램은 플립플롭을 기본으로 하고 있으며, 그 부하 소자에 따라디D형 SRAM, 씨모스형 SRAM, 고저항 부하형 SRAM으로 구분된다.
이하에서 첨부된 도면을 참조하여 일반적인 씨모스 에스램의 회로 구성을 콘택홀하기로 한다.
도 1은 일반적인 씨모스 에스램 셀의 회로도이다.
먼저, 일반적인 씨모스 에스램 셀은 두 개의 액세스 트랜지스터(TAl,TA2)와드라이버 트렌지스터(TDl,TD2)는 앤모스(NMOS)로 구성되고, 로드 트랜지스터(TLl,TL2)는 피모스(PMOS)로 구성되어 여섯 개의 트랜지스터가 서로 교차 접속되는 플립-플롭을 이룬다. 즉, 여섯 개의 트랜지스터(TAl,TA2,TD1,TD2,TLl,TL2)와 두 개의 기억 노드(C1,C2)로 구성되있다. 그리고, 기본 셀의 엔모스 액세스 트랜지스터(TAl,TA2)는 비트라인(B/L, B/L)과 콘택되고, 그 게이트는 워드 라인(W/L)과 콘택된다. 또한, 제 1 드라이버 트랜지스터(TDl)와 제 1 로드 트랜지스터(TLl)의 게이트가 연결되고, 또한 제 2 드라이버 트랜지스터(TD2)와 제 2 로드 트랜지스터(TL2)의 게이트가 연결된다. 그리고, 피모스(PMOS)의 제 1, 제 2 로드 트랜지스터(TLl,TL2)는 공급전압(Vcc)에 접속되고, 엔모스(NMOS)의 제 1, 제 2 드라이버 트랜지스터(TDl,TD2)는 접지 전압(Vss)에 접속된다.
이와 같은 종래 씨모스 에스램 셀 및 그 제조방법을 첨부된 도면을 참조하여 콘택홀하기로 한다.
도 2는 종래 씨모스의 평면도이다.
먼저, 종래 씨모스는 도 2에 나타낸 바와 같이, 반도체기판(1)의 소정영역에 수직한 방향으로 게이트전극(4)이 형성되어 있고, 상기 게이트 전극(4)과 교차하는 수직방향으로 채널영역(A) 및 오프-셋 영역(B)으로 사용되는 바디 폴리실리콘층(9)이 형성되어 있으며, 상기 오프-셋(B) 영역으로 사용되는 바디 폴리실리콘층(9)은 드레인영역으로 사용되는 기판과 동일도전형의 불순물 영역(10b)과 접속되며, 상기 바디 폴리실리콘층(9)중 채널영역(A)쪽으로는 소오스 영역으로 사용되는 기판과 동일도전형의 불순물 영역(10a)이 형성되어 있다. 이때, 드레인 영역으로 사용될 불순물 영역(10b)은 상기 반도체 기판(1)에 형성되는 기판과 반대도전형의 불순물 영역(도시하지 않음)과 접속되는 콘택홀(8)이 형성되어 있으며 상기 소오스 영역으로 사용되는 불순물 영역(10a) 아래의 반도체기판(1)에는 기판과 반대도전형의 불순물영역(도시하지 않음)이 형성되어 있다.
이와 같은 종래 씨모스의 단면 구조를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 도 2의 I-I '선에 따른 종래 씨모스의 단면 구조도이다.
먼저, 종래 씨모스는 활성영역 및 격리영역이 정의된 p형 반도체기판(1)의 격리영역에 필드산화막(2)이 형성되고, 상기 필드산화막(2)사이의 상기 반도체기판(1) 소정영역에 게이트 산화막(3)이 형성되며, 상기 게이트 산화막(3)상에는 게이트전극(4)이 형성되고, 상기 게이트전극(4)의 측면으로는 측벽 스페이서(5)가 형성되어 있으며, 상기 게이트전극(4)양측의 반도체기판(1)내에는 소오스/드레인으로 사용할 LDD구조의 n형 제 1, 제 2 불순물 영역(6a)(6b)이 형성되고, 상기 게이트전극(4)을 포함한 반도체기판(1)전면에 제 2 불순물 영역(6b)이 노출되도록 콘택홀(8)을 가진 산화막(7)이 형성되어 있으며, 상기 산화막(7)전면에 제 2 불순물 영역(6b) 상측으로 부터 제 1 불순물 영역(6a)으로 연장되는 바디 폴리실리콘층(9)이형성되고, 상기 게이트전극(4)과 소정간격 오버랩(overlap)되어 상기 게이트전극(4)의 일측 바디 폴리실리콘충(9)내에 p형 제 1 불순물 영역(10a)이 형성되며, 상기 게이트전극(4)의 타측 바디 폴리실리콘충(9)으로는 게이트전극(4)과 소정간격 오프-셋되어 p형 제 2 불순물 영역(10b)이 형성되어 있다. 이때, 상기 바디 폴리 실리콘층(9)중 게이트전극(4)상층은 채널영역(A)이고, 채널영역(A)과 p형 제 2 불순물 영역(10b)사이의 바디 폴리실리콘층(9)은 오프-셋 영역(B)이다.
이와 같은 종래 씨모스의 제조방법을 첨부된 도면을 참조하여 콘택홀하기로 한다.
도 4a 내지 도 4d는 도 2의 I-I '선에 따른 종래 씨모스의 제조공정 단면도이다.
먼저, 도 4a에 나타낸 바와 같이, p형 반도체기판(1)의 소정영역에 통상의 공정을 사용하여 필드산화막(2)을 형성한다. 그다음, 상기 반도체기판(1)전면에 상게이트 산화막(3)과 게이트 전극용 폴리실리콘을 차례로 형성한후 선택적으로 패더닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(4)을 형성한다.
도 4b에 나타낸 바와 같이, 상기 게이트 전극(4)의 측면에 측벽 스페이서(5)를 형성한다. 이어서, 상기 게이트 전극(4) 양측의 반도체기판(1)에 LDD 구조의 n형 제 1, 제 2 불순물 영역(6a)(6b)을 형성한다. 그다음, 상기 게이트 전극(4)을 포함한 반도체기판(1)전면에 산화막(7)을 형성한다. 그리고, 상기 n형 제 2 불순물 영역(6b)이 노출되도록 선택적으로 콘택홀(8)을 형성한다.
도 4c에 나타낸 바와 같이, 상기 제 2 불순물 영역(6b)상측으로 부터 제 1 불순물 영역(6a)으로 연장되는 산화막(7)전면에 바디 폴리실리콘층(9)을 형성한후, 상기 바디 폴리실리콘층(9)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 채널영역을 정의하여 감광막(PR)을 패터닝하여 채널영역 마스킹용 감광막 패턴(PR)을 형성한다. 이때, 상기 감광막 패턴(PR)은 소오스영역이 게이트전극(4)과 부분적으로 오버랩(overlap)되고, 드레인영역과 게이트전극(4)이 오프-셋(off-set)되도록 패터닝한다. 이어서, 상기 감광막 패턴(PR)을 마스크로 이용한 이온 주입공정으로 p형 불순물 이온을 주입하여 상기 감광막 패턴(PR)이 형성되지 않은 바디 폴리실리콘층(9)내에 p형 제 1, 제 2 불순물 영역(10a)(10b)을 형성한다. 이때, 상기 바디폴리실리콘층(9)중 게이트 전극(4)위의 바디 폴리실리콘충(4)은 채널영역(A)이고. 채널영역(A)과 p형 제 2 불순물 영역(10b)사이의 바디 폴리실리콘층(9)은 오프-셋영역(B)이다.
도 4d에 나타낸 바와 같이, 상기 감광막 패턴(PR)을 제거하여 종래 씨모스에스램을 완성한다.
종래 씨모스에 있어서는 도 2에 나타낸 바와 같이 상기 바디 폴리실리곤층을 정의하기 위한 식각공정 도중 식각 데미지(damage)에 의해 바디 폴리실리콘층의 채널 에지부가 결함 상태로 되고 상기와 같은 결함 상태에 의해 바디 폴리실리콘층에 형성되는 소오스 영역과 드레인 영역 사이의 누설전류가 증가하여 대기(stand-b)y)시 전류가 증가하는 문제점이 발생하였다.
본 발명은 상기한 바와 같은 종래 씨모스의 문제점을 해결하기 위하여 안출한 것으로 채널의 에지 영역 트랩을 통한 누설전류의 패스(path)를 제거하이 누설 전류를 방지하고 신뢰도를 향상시킨 씨모스 및 그 제조방법을 제공하는데 그 목적이 있다
도 1은 일반적인 씨모스 에스램 셀의 회로도
도 2는 종래 씨모스의 평면도
도 3는 도 2의 I - I '선에 따른 단면 구조도
도 4a내지 도 4d는 도 2의 I - I '선에 따른 제조공정 단면도
도 5a는 본 발명 씨모스의 평면도
도 5b는 도 5a의 II-II '선에 따른 단면 구조도
도 6a내지 도 6e는 도 5a의 II-II '선에 따른 제조공정 단면도
도면의 주요부분에 대한 부호의 콘택홀
20 : 반도체기판 21 : 격리 절연막
22 : 게이트 절연막 23 : 게이트 전극
24 : 측벽 스페이서 25a,25b : 제 2 도전형 불순물 영역
26 : CVD 절연막 27 : 제 1 절연막
28 : 제 1 반도체층 29 : 제 2 절연막
30 : 콘택홀 31 : 제 2 반도체층
32a,32b : 제 1 도전형 불순물 영역
본 발명에 따른 씨모스는 제 1 도전형의 반도체기판, 상기 반도체기판에 중공의 홀을 갖는 형상으로 형성된 게이트 전극, 상기 게이트 전극의 외측 상기 반도체 기판에 형성된 제 2 도전형 제 1 불순물영역, 상기 게이트 전극의 내측 상기 반도체기판에 형성된 제 2 도전형 제 2 불순물 영역, 상기 게이트 전극을 포함한 기판전면에 형성된 제 1 절연막, 상기 제 1 절연막상에 형성된 반도체층, 상기 반도체층 상에 상기 게이트 전극보다 작은 폭으로 형성된 제 2 절연막, 상기 게이트 전극 내측 보다 작은 크기로 상기 제 2 절연막, 상기 반도제층 그리고, 상기 제 1 절연막에 형성된 콘택홀, 상기 콘택홀를 포함한 상기 제 2 절연막상에 형성된 제 1도전형 제 2 불순물영역, 상기 제 1 도전형 제 2 불순물영역의 양측 상기 반도체층에 형성된 제 1 도전형 제 1 불순물 영역을 포함한다. 그리고, 상기와 같은 씨모스의 제조방법은 제 1 도전형의 반도체 기판상에 중공의 홀을 가진 형상의 게이트 전극을 형성하는 단계, 상기 게이트 전극 외측의 상기 반도체 기판에 제 2 도전형 제 1 불순물 영역을 형성하고, 상기 게이트 전극 내측의 상기 반도체 기판에 제 2 도전형 제 2 불순물 영역을 형성하는 단계, 상기 게이트 전극을 포함한 상기 반도체기판전면에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 전면에 제 2 절연막과, 상기 제 2 절연막상에 제 1 반도체층과, 상기 제 1 반도체층상에 제 3 절연막을 형성하는 단계, 상기 제 2 도전형 제 1 불순물 영역 상측의 제 1, 제 2 절연막과 상기 제 1 반도체층과 상기 제 3 절연막을 선택적으로 식각하여 상기 게이트 전극의 내측 보다 작은 폭의 콘택홀를 형성하는 단계, 상기 콘택홀를 포함한 상기 제 3 절연막 전면에 제 2 반도체층을 형성하는 단계, 상기 게이트 전극보다 작은 폭으로 상기 제 2 반도체층 및 상기 제 3 절연막을 식각하는 단계, 상기 제 2 반도체층 전면에 제 1 도전형 불순물 이온을 주입하여 상기 제 3 절연막 상측으로 제 1 도전형 제 2 불순물 영역을 형성하고, 상기 제 1 도전형 제 2 불순물 영역의 양측 상기 제 1 반도체층에는 제 1 도전형 제 1 불순물 영역을 형성하는 단계를 포함한다.
이와 같은 본 발명 씨모스 및 그 제조방법을 첨부된 도면을 참조하여 콘택홀하기로 한다.
도 5a는 본 발명 씨모스의 평면도이고, 도 5b는 도 5a의 II-II' 선에 따른 단면 구조도이다.
본 발명 씨모스는 도 5a와 도 5b에 나타낸 바와 같이, 제 1 도전형의 반모체기판(20)과, 상기 반도체기판(20)에 중공의 홀을 갖는 형상으로 형성된 게이트 전극(23)과, 상기 게이트 전극(23)의 외측 상기 반도체 기판(20)에 형성된 제 2 도전형 제 1 불순물영역(25a)과, 상기 게이트 전극(23)의 내측 상기 반도체기판(20)에 형성된 제 2 도전형 제 2 불순물 영역(25b)과, 상기 게이트 전극(23)을 포함한 기판전면에 형성된 CVD 절연막(26)과, 제 1 절연막(27)으로 이루어진 절연층과, 상기 제 1 절연막(27)상에 형성된 제 1 반도체층(28)과, 상기 제 1 반도체층(28) 상에 상기 게이트 전극(24)보다 작은 폭으로 형성된 제 2 절연막(29)과, 상기 게이트 전극(24) 내측 보다 작은 크기로 상기 제 2 절연막(29), 상기 반도체층(28) 그리고, 상기 제 1 절연막(27)에 형성된 콘택홀(30)와, 상기 콘택홀(30)를 포함한 상기 제 2 절연막(29)상에 형성된 제 1 도전형 제 2 불순물영역(32b)과, 상기 제 1 도전형 제 2 불순물영역(32b)의 양측 하부의 상기 반도체층(28)에 형성되는 제 1 도 전형 제 1 불순물 영역(32a)을 포함하여 이루어진다. 이때, 상기 게이트 전극(23)의 흘은 사각형 형상으로 형성된다. 그리고, 상기 제 2 절연막(2g)의 외측 에지부는 상기 게이트 전극(23)의 내측 에지부보다는 게이트 전극(23)외측 에지부에 가깝도록 형성된다.
이와 같은 본 발명 씨모스의 제조방법을 첨부된 도면을 참조하여 콘택홀하기로한다.
도 6a 내지 도 6e는 도 5a의 II-II '선에 따른 제조공정 단면도이다.
먼저, 도 6a에 나타낸 바와 같이, 활성영역 및 격리영역으로 정의된 제 1 도전형 반도체기판(20)의 격리영역에 통상의 공정을 사용하여 격리 절연막(21)을 형성하고, 상기 격리 절연막(21)사이의 상기 반도체기판(20) 소정영역에 게이트 절연막(22) 및 게이트 전극용 폴리실리콘층을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 중공(中空)의 홀(hole)을 가진 게이트 전극(23)을 형성한다. 그다음, 통상의 공정으로 상기 게이트 전극(23)양측면에는 측벽 스페이서(24)를 형성하며, 상기 게이트 전극(23)의 양측 반도체 기판(20)에는 LDD 구조의제 2 도전형 제 1, 제 2 불순물 영역(25a)(25b)을 형성한다. 이때, 상기 게이트전극(23)의 홀은 사각형 형상으로 형성되고, 상기 게이트 전극(23)의 외측으로 형성되는 제 2 도전형 제 1 불순물 영역(25a)은 접지(Vss)시킨다.
도 6b에 나타낸 바와 같이, 상기 게이트 전극(23)을 포함한 반도체기판(20)전면에 CVD 절연막(26)을 형성한후 게이트 전극(23)과 동일 높이가 될 때 까지 평탄화시킨다. 그다음, 상기 게이트 전극(23)을 포함한 CVD 절연막(26)상에 제 1 절연막(27), 제 1 반도체층(28) 그리고, 제 2 절연막(29)을 차례로 형성한다. 이때, 상기 제 1 절연막(27)은 산화막으로 형성하고, 제 2 절연막(29)은 질화막으로 형성한다. 그리고, 상기 제 1 반도체층(28)은 폴리실리콘으로 형성한다.
도 6c에 나타낸 바와 같이, 상기 게이트 전극(23) 내측의 제 2 절연막(29), 제 1 반도체층(28), 제 1 절연막(27) 그리고, CVD 절연막(26)을 선택적으르- 페터닝(포토리소그래피공정 + 식각공정)하여 제 2 도전형 제 2 불순물 영역(25b)이 노출되는 콘택홀(30)을 형성한다. 이어서, 상기 콘택홀(30)을 포함한 제 2 절연막(29) 전면에 제 2 반도체층(31)을 형성한다. 이때, 상기 제 2 반도체층(31)은 상기 반도체기판(20)과 동일 도전형의 불순물이 도핑된 도프드(doped)폴리실리곤이나, 도핑되지 않은 언도프드(undoped) 폴리실리콘중 어느 하나로 형성하며, 상기 콘택홀(30)은 게이트 전극(23)의 내측 폭보다 작은 폭으로 형성한다. 본 발명애시는 도핑되지 않은 폴리실리콘으로 형성하였다.
도 6d에 나타낸 바와 같이, 상기 제 2 반도체층(31) 및 제 2 절연막(29)을상기 게이트 전극(23)의 외측보다는 작고, 내측보다는 큰 폭으로 패터닝(포토리소그래피공정 + 식각공정)한다. 이때, 상기 패터닝된 제 2 반도체층(31)의 에지부는상기 게이트 전극(23)의 내측 에지부보다 외측 에지부에 가깝도록 패터닝한다．이때, 상기 제 2 반도체층(31)중 게이트 전극(23)상층의 제 2 반도체층(31)은 채널영역(A)으로 사용할 영역이고, 채널영역(A)측면의 제 2 반도체층(31)은 오프-셋 영역(B)으로 이용할 영역이다.
도 6e에 나타낸 바와 같이, 상기 노출된 제 1, 제 2 반도체층(28)(31)에 상기 반도체기판(20)과 동일 도전형의 불순물 이온을 주입한후 활성화하여 상기 제 2절연막(29)상충 제 2 반도체층(31)에는 제 1 도전형 제 2 불순물 영역(321))을 형성하고, 상기 제 1 도전형 제 2 불순물 영역(32b)의 양측면 하부의 상기제１반도체층(28)에는 제 1 도전형 제 1 불순물 영역(32a)을 형성한다. 이때, 상기 제 1 도전형 제 1 불순물 영역(32a)은 공급전압(Vcc)에 접속되며, 상기 제 2 도전형 제 2 불순물 영역(25b)과 제 1 도전형 제 2 불순물 영역(32b)은 출력단자(Vout)에 연결된다.
본 발명에 따른 씨모스 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 박막 트랜지스터로 구성되는 제 1 도전형 제 1 및 제 2 불순물 영역의 채널 에지 영역의 트랩(trap)을 통한 누설전류의 패스(path)를 제거하여 누실진류를 감소시켰다.
둘째, 제 1 도전형 제 1 불순물 영역과 제 1 반도체층사이에 형성된 제 2 절연막으로 인해 셀 노드 커패시턴스가 증가하여 씨모스를 이용한 에스램 셀의 안정화를 얻을 수 있다.
셋째, 제 1 반도체층과 제 1 도전형 제 2 불순물 영역 사이의 제 2 절연막이 전하를 저장하고 있어 오프 동작시 오프-셋 영역에서의 전계 완화 효과가 발생하여 누설전류를 감소시킬수 있다.
Claims (10)
- 제 1 도전형의 반도체기판; 상기 반도체기판에 중공의 흘을 갖는 형상으로 형성된 게이트 전극; 상기 게이트 전극의 외측 상기 반도체 기판에 형성된 제 2 도전형 ,제 1 불순물영 역; 상기 게이트 전극의 내측 상기 반도체기판에 형성된 제 2 도전형 제 2 불순물 영역; 상기 게이트 전극을 포함한 기판전면에 형성된 제 1 절연막; 상기 제 1 절연막상에 형성된 반도체층; 상기 반도체층 상에 상기 게이트 전극보다 작은 폭으로 형성된 제 2 절연막;상기 게이트 전극 내측 보다 작은 크기로 상기 제 2 절연막, 상기 반도체층 그리고, 상기 제 1 절연막에 형성된 콘택홀; 상기 콘택홀를 포함한 상기 제 2 절연막상에 형성된 제 1 도전형 제 2 불순물영역; 상기 제 1 도전형 제 2 불순물영역 양측 하부의 상기 반도체층에 형싱된 제1 도전형 제 1 불순물 영역을 포함하여 이루어지는 것을 특징으로 하는 씨모스.
- 제 1 항에 있어서, 상기 중공의 홀은 사각형인 것을 특징으로 하는 씨모스.
- 제 1 항에 있어서, 상기 제 2 절연막의 외측 에지부는 상기 게이트 전극의 내측 에지부보다는 상기 게이트 전극의 외측 에지부에 가깝도록 형성됨을 특징으로 하는 씨모스.
- 제 1 도전형의 반도체 기판상에 중공의 홀을 가진 형상의 게이트 전극을 형성하는 단계; 상기 게이트 전극 외측의 상기 반도체기판에 제 2 도전형 제 1 불순물 영역을 형성하고, 상기 게이트 전극 내측의 상기 반도체기판에 제 2 도전형 제 2 불순물 영역을 형성하는 단계; 상기 게이트 전극을 포함한 기판전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 전면에 제 2 절연막과, 상기 제 2 절연막상에 제 1 반도체층과, 상기 제 1 반도체층상에 제 3 절연막을 형성하는 단계; 상기 제 2 도전형 제 1 불순물 영역 상측의 상기 제 1 및 제 2 절연막과 상기 제 1 반도체층과 상기 제 3 절연막을 선택적으로 식각하여 상기 게이트 전극의 내측 보다 작은 폭의 콘택홀를 형성하는 단계;상기 콘택홀 콘택홀 상기 제 3 절연막 전면에 제 2 반도체층을 형성하는 단계; 상기 게이트 전극보다 작은 폭으로 상기 제 2 반도체층, 상기 제 3 절연막을 식각하는 단계; 상기 제 2, 제 1 반도체층 전면에 불순물 이온을 주입하여 상기 제 3 절연막 상측으로 제 1 도전형 제 2 불순물 영역을 형성하고, 상기 제 1 도전형 제 2 불순물 영역의 양측 하부의 상기 제 1 반도체층에는 제 1 도전형 제 1 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 씨모스 제조방법.
- 제 4 항에 있어서, 상기 제 2 절연막은 산화막과 질화막중 어느 하나로 형성함을 특징으로 하는 씨모스 제조방법.
- 제 4 항에 있어서, 상기 제 1 절연막은 상기 게이트 전극을 포함한 상기 반도체기판전면에 CVD 산화막을 형성하는 단계; 상기 CVD 산화막을 평탄화시키는 단계; 상기 평탄화된 CＶＤ 산화막상에 산화막을 형성하는 단계를 포함하여 이루어지는것을 특징으로 하는 씨모스 제조방법.
- 제 4 항에 있어서, 상기 CVD 산화막은 상기 게이트 전극과 동일 높이로 평탄화 시키는 것을 특징으로 하는 씨모스 제조방법.
- 제 4 항에 있어서, 상기 제 1, 제 2 반도체층은 폴리실리콘으로 형성함을 특징으로 하는 씨모스 제조방법.
- 제 4 항에 있어서, 상기 콘택홀은 게이트 전극의 내측보다 작은 폭으로 형성하는 것을 특징으로 하는 씨모스 제조방법.
- 제 4 항에 있어서, 상기 제 2 반도체층은 상기 반도체기판과 동일 도전형의 불순물 이온이 도핑된 도프드 폴리실리콘으로 형성함을 특징으로 하는 씨모스 제조방법.
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| KR1019960076877A KR100215859B1 (ko) | 1996-12-30 | 1996-12-30 | 씨모스 및 그 제조방법 |
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1996
- 1996-12-30 KR KR1019960076877A patent/KR100215859B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980057580A (ko) | 1998-09-25 |
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