JPH0521736A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0521736A JPH0521736A JP3172035A JP17203591A JPH0521736A JP H0521736 A JPH0521736 A JP H0521736A JP 3172035 A JP3172035 A JP 3172035A JP 17203591 A JP17203591 A JP 17203591A JP H0521736 A JPH0521736 A JP H0521736A
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- well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明はメタルS/D構造のMOSFETにおける改
良コンタクト及びその制作方法に関し，ウェル型MOSFET
において, S/D 拡散層及びウェルコンタクト層に対し,
良好なオーミックコンタクトを形成して, 低コンタクト
抵抗のコンタクトを実現すると共に, その製作方法を提
供することを目的とする。 【構成】 ウェルコンタクト層とS/D 拡散層が接触する
表面にはシリサイド層を形成しないようにし, 直接ウェ
ルコンタクト層とS/D 拡散層とがシリサイド層を介して
連結されない構造と, 更に, 配線層を介してウェルコン
タクトのシリサイド層と, S/D のシリサイド層とが連結
される構造,並びに, この構造を製作するために, 一度
ウェルコンタクト層とS/D 拡散層とを跨がるようにシリ
サイド層を形成した後, ウェルコンタクト層とS/D 拡散
層が接触する領域のシリサイド層を除去する工程と, 配
線層を該シリサイド層の除去された領域に跨がりウェル
コンタクト層とS/D 拡散層とに接触するように形成する
工程とを有する製作方法より構成する。
良コンタクト及びその制作方法に関し，ウェル型MOSFET
において, S/D 拡散層及びウェルコンタクト層に対し,
良好なオーミックコンタクトを形成して, 低コンタクト
抵抗のコンタクトを実現すると共に, その製作方法を提
供することを目的とする。 【構成】 ウェルコンタクト層とS/D 拡散層が接触する
表面にはシリサイド層を形成しないようにし, 直接ウェ
ルコンタクト層とS/D 拡散層とがシリサイド層を介して
連結されない構造と, 更に, 配線層を介してウェルコン
タクトのシリサイド層と, S/D のシリサイド層とが連結
される構造,並びに, この構造を製作するために, 一度
ウェルコンタクト層とS/D 拡散層とを跨がるようにシリ
サイド層を形成した後, ウェルコンタクト層とS/D 拡散
層が接触する領域のシリサイド層を除去する工程と, 配
線層を該シリサイド層の除去された領域に跨がりウェル
コンタクト層とS/D 拡散層とに接触するように形成する
工程とを有する製作方法より構成する。
Description
【０００１】
【産業上の利用分野】本発明はメタルS/D構造のMOSFET
における改良コンタクト及びその制作方法に関する。
における改良コンタクト及びその制作方法に関する。
【０００２】近時, CMOSFET-LOGIC デバイスは, ますま
す高速で, 且つ, 大容量であることが要求されてきてい
る。CMOSFET-LOGIC デバイスの速度を決定している要因
は, 寄生容量と寄生抵抗である。この中, 寄生抵抗は,
S/D 拡散層抵抗の影響を最も大きく受ける。そのため
に, S/D 拡散層抵抗を低減することが絶対に必要であ
る。
す高速で, 且つ, 大容量であることが要求されてきてい
る。CMOSFET-LOGIC デバイスの速度を決定している要因
は, 寄生容量と寄生抵抗である。この中, 寄生抵抗は,
S/D 拡散層抵抗の影響を最も大きく受ける。そのため
に, S/D 拡散層抵抗を低減することが絶対に必要であ
る。
【０００３】
【従来の技術】S/D 拡散層抵抗を低減するために, 拡散
層の表面にTiSi2 等, メタルを含む低抵抗層を形成する
方法, 所謂メタルS/D 技術が知られている。
層の表面にTiSi2 等, メタルを含む低抵抗層を形成する
方法, 所謂メタルS/D 技術が知られている。
【０００４】又, 特開昭60-120571 ( 三谷真一郎, 出願
昭58年(1983)12月5 日, 公開昭60年(1985)6 月28日 )
には, ウェルコンタクト層とS/D 拡散層とを互いに接触
するように形成し, それらの表面を横断するようにメタ
ルS /Dを形成することにより,コンタクトホールを一つ
で済ませる方法が開示されている。
昭58年(1983)12月5 日, 公開昭60年(1985)6 月28日 )
には, ウェルコンタクト層とS/D 拡散層とを互いに接触
するように形成し, それらの表面を横断するようにメタ
ルS /Dを形成することにより,コンタクトホールを一つ
で済ませる方法が開示されている。
【０００５】図6 は上記コンタクトを有するn 型チャネ
ルMOSFET( 以降, NMOSFET と書く)を製作する従来の工
程の概要を説明する図である。図6(a)に示されるよう
に, p型Si基板51にp 型ウェル52を形成し, 厚さ400nm
のフィールド酸化膜53と厚さ10nm のゲート酸化膜54を
形成する。 図6(b)に示されるように, 厚さ120 nmのゲ
ート電極用ポリSi膜55, 厚さ20nmのCVD SiO2膜56を堆積
し, パターニングしてゲート電極を形成する。図6(c)に
示されるように, ゲート電極55にサイドウォール57を形
成し, 他方, 不純物を導入してそれぞれp 型ウェル52の
コンタクト用p + 層( ウェルコンタクト層)58とn + ソ
ース拡散層59, ドレイン拡散層60を形成する。ここで,
ウェルコンタクト層 58 とソース拡散層59は互いに側面
において接触している。図6(d)に示されるように, ウェ
ルコンタクト層 58 とソース拡散層59の表面にTiSi2 層
61を形成する。図6(e)に示されるように, 全面に, 厚さ
200nm のBPSG(boro-phosphosilicate glass)を堆積し,
ウェルコンタクト層 58 とソース拡散層59のコンタクト
用開口63と,ドレイン拡散層60のコンタクト用開口64と,
ゲート電極55のコンタクト用開口65を設ける。 最後
に, 図6(f)に示されるように, 厚さ0.5 μm のAl配線6
6, 67, 68をそれぞれウェルコンタクト層 58とn 型ソー
ス拡散層59のコンタクト, ドレイン拡散層60のコンタク
ト, ゲート電極55のコンタクトとして形成する。
ルMOSFET( 以降, NMOSFET と書く)を製作する従来の工
程の概要を説明する図である。図6(a)に示されるよう
に, p型Si基板51にp 型ウェル52を形成し, 厚さ400nm
のフィールド酸化膜53と厚さ10nm のゲート酸化膜54を
形成する。 図6(b)に示されるように, 厚さ120 nmのゲ
ート電極用ポリSi膜55, 厚さ20nmのCVD SiO2膜56を堆積
し, パターニングしてゲート電極を形成する。図6(c)に
示されるように, ゲート電極55にサイドウォール57を形
成し, 他方, 不純物を導入してそれぞれp 型ウェル52の
コンタクト用p + 層( ウェルコンタクト層)58とn + ソ
ース拡散層59, ドレイン拡散層60を形成する。ここで,
ウェルコンタクト層 58 とソース拡散層59は互いに側面
において接触している。図6(d)に示されるように, ウェ
ルコンタクト層 58 とソース拡散層59の表面にTiSi2 層
61を形成する。図6(e)に示されるように, 全面に, 厚さ
200nm のBPSG(boro-phosphosilicate glass)を堆積し,
ウェルコンタクト層 58 とソース拡散層59のコンタクト
用開口63と,ドレイン拡散層60のコンタクト用開口64と,
ゲート電極55のコンタクト用開口65を設ける。 最後
に, 図6(f)に示されるように, 厚さ0.5 μm のAl配線6
6, 67, 68をそれぞれウェルコンタクト層 58とn 型ソー
ス拡散層59のコンタクト, ドレイン拡散層60のコンタク
ト, ゲート電極55のコンタクトとして形成する。
【０００６】
【発明が解決しようとする課題】しかし，砒素(As), 燐
(P), ボロン(B) 等の不純物の拡散係数は, TiSi2層等
のシリサイド層の中では Si 結晶中に比較して非常に大
きいことがわかっている。例えば, WSi 中のP の拡散係
数はSi中の約50倍である。
(P), ボロン(B) 等の不純物の拡散係数は, TiSi2層等
のシリサイド層の中では Si 結晶中に比較して非常に大
きいことがわかっている。例えば, WSi 中のP の拡散係
数はSi中の約50倍である。
【０００７】図6(d)に示されるように, 反対導電型拡散
層であるウェルコンタクト層 58 とn 型ソース拡散層59
をTiSi2 層61を介して接続した場合, ウェルコンタク
ト層58 からp 型不純物がTiSi2 層61を通ってソース拡
散層59へ, ソース拡散層59からn 型不純物がTiSi2 層61
を通ってウェルコンタクト層 58 へそれぞれ拡散し,拡
散した先の不純物を相殺して表面キャリア濃度を低下さ
せる。その結果, ウェルコンタクト層 58 , ソース拡散
層59 共にコンタクト抵抗が増大し, 時には非オーミッ
クコンタクトが生じ, 又, ウェルコンタクト層 58 とソ
ース拡散層59の間にリーク電流が増加するというような
ことが起こる。従来のコンタクト形成方法には上述のよ
うな難点があり, これを解決することは緊急の課題であ
った。
層であるウェルコンタクト層 58 とn 型ソース拡散層59
をTiSi2 層61を介して接続した場合, ウェルコンタク
ト層58 からp 型不純物がTiSi2 層61を通ってソース拡
散層59へ, ソース拡散層59からn 型不純物がTiSi2 層61
を通ってウェルコンタクト層 58 へそれぞれ拡散し,拡
散した先の不純物を相殺して表面キャリア濃度を低下さ
せる。その結果, ウェルコンタクト層 58 , ソース拡散
層59 共にコンタクト抵抗が増大し, 時には非オーミッ
クコンタクトが生じ, 又, ウェルコンタクト層 58 とソ
ース拡散層59の間にリーク電流が増加するというような
ことが起こる。従来のコンタクト形成方法には上述のよ
うな難点があり, これを解決することは緊急の課題であ
った。
【０００８】そこで, 本発明は, ウェル型MOSFETにおい
て, S/D 拡散層及びウェルコンタクト層に対し, 良好な
オーミックコンタクトを形成して, 低コンタクト抵抗の
コンタクトを実現すると共に, その製作方法を提供する
ことを目的とする。
て, S/D 拡散層及びウェルコンタクト層に対し, 良好な
オーミックコンタクトを形成して, 低コンタクト抵抗の
コンタクトを実現すると共に, その製作方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】前記課題は, ウェルコン
タクト層とS/D 拡散層が接触する表面にはシリサイド層
を形成しないようにし, 直接ウェルコンタクト層とS/D
拡散層とがシリサイド層を介して連結されない構造と,
更に, 配線層を介してウェルコンタクトのシリサイド層
と, S/D のシリサイド層とが連結される構造,並びに,
この構造を製作するために, 一度ウェルコンタクト層と
S/D 拡散層とを跨がるようにシリサイド層を形成した
後, ウェルコンタクト層とS/D 拡散層が接触する領域の
シリサイド層を除去する工程と, 配線層を該シリサイド
層の除去された領域に跨がりウェルコンタクト層とS/D
拡散層とに接触するように形成する工程とを有する製作
方法によって解決される。
タクト層とS/D 拡散層が接触する表面にはシリサイド層
を形成しないようにし, 直接ウェルコンタクト層とS/D
拡散層とがシリサイド層を介して連結されない構造と,
更に, 配線層を介してウェルコンタクトのシリサイド層
と, S/D のシリサイド層とが連結される構造,並びに,
この構造を製作するために, 一度ウェルコンタクト層と
S/D 拡散層とを跨がるようにシリサイド層を形成した
後, ウェルコンタクト層とS/D 拡散層が接触する領域の
シリサイド層を除去する工程と, 配線層を該シリサイド
層の除去された領域に跨がりウェルコンタクト層とS/D
拡散層とに接触するように形成する工程とを有する製作
方法によって解決される。
【００１０】
【作用】本発明によれば, 従来のように, ウェルコンタ
クト層の中の不純物原子が, シリサイド層を介してS/D
拡散層へ拡散することはない。又, 逆にS/D 拡散層の中
の不純物原子が, シリサイド層を介してウェルコンタク
ト層へ拡散することもない。
クト層の中の不純物原子が, シリサイド層を介してS/D
拡散層へ拡散することはない。又, 逆にS/D 拡散層の中
の不純物原子が, シリサイド層を介してウェルコンタク
ト層へ拡散することもない。
【００１１】従って, ウェルコンタクト層 ,ソース拡散
層のコンタクト抵抗の増大や, ウェルコンタクト層とソ
ース拡散層間のリーク電流の増加が防止される。
層のコンタクト抵抗の増大や, ウェルコンタクト層とソ
ース拡散層間のリーク電流の増加が防止される。
【００１２】
【実施例】本発明の実施例について, 以下に図を参照し
ながら説明する。図1 は本発明によるコンタクト構造を
有するNMOSFETとp チャネル型MOSFET(以降PMOSFETと略
す) より成るCMOSFETの要部断面模式図を示す。図にお
いて,1 はp 型Si基板, 2, 3は素子領域に形成されたそ
れぞれn 型及びp 型ウェル, 4はフィールド酸化膜(SiO2
膜), 5はゲート酸化膜(SiO2 膜), 6はゲート電極, 7は
CVD SiO2膜, 8はp + ソース拡散層, 9はp + ドレイン
拡散層, 10 はn + ウェルコンタクト層, 11はn + ドレ
イン拡散層, 12はn + ソース拡散層, 13は p +ウェル
コンタクト層, 14はサイドウォール, 15はTiSi2 層, 19
はBPSG膜,26, 27, 28, 29はAl配線である。
ながら説明する。図1 は本発明によるコンタクト構造を
有するNMOSFETとp チャネル型MOSFET(以降PMOSFETと略
す) より成るCMOSFETの要部断面模式図を示す。図にお
いて,1 はp 型Si基板, 2, 3は素子領域に形成されたそ
れぞれn 型及びp 型ウェル, 4はフィールド酸化膜(SiO2
膜), 5はゲート酸化膜(SiO2 膜), 6はゲート電極, 7は
CVD SiO2膜, 8はp + ソース拡散層, 9はp + ドレイン
拡散層, 10 はn + ウェルコンタクト層, 11はn + ドレ
イン拡散層, 12はn + ソース拡散層, 13は p +ウェル
コンタクト層, 14はサイドウォール, 15はTiSi2 層, 19
はBPSG膜,26, 27, 28, 29はAl配線である。
【００１３】図2, 3は図1 に示されるCMOSFET を製造す
る工程のステップを模式的に示す図である。又, 図4, 5
は本実施例のCMOSFET の配置を示す平面図である。
る工程のステップを模式的に示す図である。又, 図4, 5
は本実施例のCMOSFET の配置を示す平面図である。
【００１４】図2(a)に示されるように, Si基板1上に通
常のプロセスにより素子領域とフィールドSiO2領域4 を
形成し, 素子領域にはそれぞれp 型ウェル(P ウェル)3,
n型ウェル(N ウェル)2を形成する。 図4(a)において,
41はPMOSFET 領域, 42はNMOSFET 領域を表す。図中BB',
CC'による断面が図2 の左方部, 右方部にそれぞれ示さ
れている。
常のプロセスにより素子領域とフィールドSiO2領域4 を
形成し, 素子領域にはそれぞれp 型ウェル(P ウェル)3,
n型ウェル(N ウェル)2を形成する。 図4(a)において,
41はPMOSFET 領域, 42はNMOSFET 領域を表す。図中BB',
CC'による断面が図2 の左方部, 右方部にそれぞれ示さ
れている。
【００１５】図2(b)に示されるように, 厚さ30nmのゲー
トSiO2膜5 の上に厚さ120nmのゲートポリSi膜6, 更にS
iO2膜7 を形成してこれをパターニングしてそれぞれの
ゲートを形成する。図4(b)にその平面図示す。
トSiO2膜5 の上に厚さ120nmのゲートポリSi膜6, 更にS
iO2膜7 を形成してこれをパターニングしてそれぞれの
ゲートを形成する。図4(b)にその平面図示す。
【００１６】次にレジストパターニングを行って, N ウ
ェル2 のソース領域8/ドレイン領域9とP ウェル3 のウ
ェルコンタクト層13をイオン注入により形成する。次に
又,レジストパターニングを行って, P ウェル3 のドレ
イン領域11/ソース領域12とNウェル2 のウェルコンタク
ト層10をイオン注入により形成する。この際, イオン注
入の条件は, n 型不純物イオンとして,燐の場合, エネ
ルギー30KeV で,ドーズ量2x1013 cm -2 で, p 型不純
物イオンとして BF2 +の場合, エネルギー10KeV で, ド
ーズ量1x1013 cm -2である。 その後, 全面にCVD SiO2
膜を形成し,RIE 法によりCVD SiO2膜をエッチングして
幅0.1 μm のサイドウォール14を形成する。その後，再
びイオン注入によりS/D 拡散層8,9,11,12を形成する。
この際の注入条件は, ソース領域8 /ドレイン領域9 に
はBF2 +をエネルギー10KeV,ドーズ量2x1015 cm -2で,ソ
ース領域11/ドレイン領域12には砒素をエネルギー10Ke
V,ドーズ量4x1015cm-2注入する。このようにしてできあ
がった状態が図2(c)に示される。
ェル2 のソース領域8/ドレイン領域9とP ウェル3 のウ
ェルコンタクト層13をイオン注入により形成する。次に
又,レジストパターニングを行って, P ウェル3 のドレ
イン領域11/ソース領域12とNウェル2 のウェルコンタク
ト層10をイオン注入により形成する。この際, イオン注
入の条件は, n 型不純物イオンとして,燐の場合, エネ
ルギー30KeV で,ドーズ量2x1013 cm -2 で, p 型不純
物イオンとして BF2 +の場合, エネルギー10KeV で, ド
ーズ量1x1013 cm -2である。 その後, 全面にCVD SiO2
膜を形成し,RIE 法によりCVD SiO2膜をエッチングして
幅0.1 μm のサイドウォール14を形成する。その後，再
びイオン注入によりS/D 拡散層8,9,11,12を形成する。
この際の注入条件は, ソース領域8 /ドレイン領域9 に
はBF2 +をエネルギー10KeV,ドーズ量2x1015 cm -2で,ソ
ース領域11/ドレイン領域12には砒素をエネルギー10Ke
V,ドーズ量4x1015cm-2注入する。このようにしてできあ
がった状態が図2(c)に示される。
【００１７】次に, 全面に厚さ35nmのチタニウム(Ti)膜
を堆積し, 650 ℃で40秒間のRTA(rapid thermal anneal
ing)処理を行う。この処理ではSiO2膜上のTi膜は未反応
の状態に留まり, その後のNH4OH とH2O2の混合溶液によ
って除去される。その後再び800 ℃で30秒間のRTA 処理
を行うことによりS/D拡散層8,9,11,12 とウェルコンタ
クト層10,13 の上にはTiSi層15が形成される。このよう
にしてできあがった状態が図2(d)に示される。
を堆積し, 650 ℃で40秒間のRTA(rapid thermal anneal
ing)処理を行う。この処理ではSiO2膜上のTi膜は未反応
の状態に留まり, その後のNH4OH とH2O2の混合溶液によ
って除去される。その後再び800 ℃で30秒間のRTA 処理
を行うことによりS/D拡散層8,9,11,12 とウェルコンタ
クト層10,13 の上にはTiSi層15が形成される。このよう
にしてできあがった状態が図2(d)に示される。
【００１８】次に, 図2(e)に示されるように全面に厚さ
50nmのCVD SiO2膜16を形成する。次に, 図3(f)に示され
るようにCVD SiO2膜16とTiSi層15を貫通し, N ウェル2
のドレイン拡散層9 とウェルコンタクト層10の境界近傍
と, P ウェル3 のソース拡散層12とウェルコンタクト層
13の境界近傍が露出するように溝17,18を形成する。
50nmのCVD SiO2膜16を形成する。次に, 図3(f)に示され
るようにCVD SiO2膜16とTiSi層15を貫通し, N ウェル2
のドレイン拡散層9 とウェルコンタクト層10の境界近傍
と, P ウェル3 のソース拡散層12とウェルコンタクト層
13の境界近傍が露出するように溝17,18を形成する。
【００１９】次に, 図3(g)に示されるように, 全面に厚
さ200nm のBPSG 19を堆積する。次に, 図3(h)に示され
るように, BPSG膜 19 とCVD SiO2膜16を貫通し，N ウェ
ル2 のS 拡散層8 上, 及びP ウェル3 のS 拡散層11上の
TiSi層15が露出するようにコンタクトホール20, 23を形
成し，BPSG膜 19 とCVD SiO2膜16とSiO2膜7 を貫通し，
ゲートポリSi膜6 が露出するようにコンタクトホール2
1, 24を形成する。同時に又, BPSG膜 19 とCVD SiO2膜1
6とTiSi層15を貫通して, , 図3(f)に示されたコンタク
トホール17, 18にそれぞれ連結するコンタクトホール2
2, 25を形成する。
さ200nm のBPSG 19を堆積する。次に, 図3(h)に示され
るように, BPSG膜 19 とCVD SiO2膜16を貫通し，N ウェ
ル2 のS 拡散層8 上, 及びP ウェル3 のS 拡散層11上の
TiSi層15が露出するようにコンタクトホール20, 23を形
成し，BPSG膜 19 とCVD SiO2膜16とSiO2膜7 を貫通し，
ゲートポリSi膜6 が露出するようにコンタクトホール2
1, 24を形成する。同時に又, BPSG膜 19 とCVD SiO2膜1
6とTiSi層15を貫通して, , 図3(f)に示されたコンタク
トホール17, 18にそれぞれ連結するコンタクトホール2
2, 25を形成する。
【００２０】この際, コンタクトホール22, 25の口径は
コンタクトホール17, 18の口径よりも大きくする。最後
に, 図3(i)に示されるように, これらコンタクトホール
20, 21, 22, 23,24, 25を介してAl配線26, 27, 28, 29
を形成してCMOSFET が完成する。この際の平面図が図5
に示されている。
コンタクトホール17, 18の口径よりも大きくする。最後
に, 図3(i)に示されるように, これらコンタクトホール
20, 21, 22, 23,24, 25を介してAl配線26, 27, 28, 29
を形成してCMOSFET が完成する。この際の平面図が図5
に示されている。
【００２１】
【発明の効果】本発明によって, ウェルコンタクト部に
おけるコンタクト不良やS/D 拡散層とウェルコンタクト
層間の接合リーク電流の発生を防止したメタルS/D 構造
を有するMOSFET及びその製造方法が提供された。その結
果, MOSFETの高速化, 高信頼化に寄与するところが大き
い。
おけるコンタクト不良やS/D 拡散層とウェルコンタクト
層間の接合リーク電流の発生を防止したメタルS/D 構造
を有するMOSFET及びその製造方法が提供された。その結
果, MOSFETの高速化, 高信頼化に寄与するところが大き
い。
【図１】 本発明によるCMOSFET の図
【図２】 本発明によるCMOSFET 製造方法図（その１)
【図３】 本発明によるCMOSFET 製造方法図（その２)
【図４】 本発明によるCMOSFET 配置平面図（その１）
【図５】 本発明によるCMOSFET 配置平面図（その２）
【図６】 従来のMOSFET製造方法図
1, 51 p 型Si基板,
2 n 型ウェル
3 p 型ウェル
4, 53 フィールド酸化膜
5, 54 ゲート酸化膜
6, 55 ゲート電極,
7, 16, 57 CVD SiO2膜
8 p + ソース拡散層
9 p + ドレイン拡散層
10 n +ウェルコンタクト層
13, 58 p +ウェルコンタクト層
11, 60 n + ドレイン拡散層
12, 59 n + ソース拡散層
15, 61 TiSi2 層
19, 62 BPSG膜
17, 18, 20, 21, 22, 23, 24, 25, 63,64, 65 開
口 26, 27, 28, 29, 66, 67, 68 Al配線層
口 26, 27, 28, 29, 66, 67, 68 Al配線層
Claims (2)
- 【請求項１】 第１導電型半導体基板に第１若しくは第
２導電型ウェルが形成され，該ウェルには該ウェルの導
電型と反対の導電型チャネルMOSFETが形成され, 該MOSF
ETのソース若しくはドレインを構成する拡散層と該拡散
層の一方に接触するウェルコンタクト層の表面に，該拡
散層より低抵抗の導電体層が形成されてなる半導体装置
であって, 該拡散層の一方とウェルコンタクト層の接触部領域上に
欠損部を持つ導電体層と， 該導電層欠損部を覆って形成され，該拡散層の一方とこ
れに接触するウェルコンタクト層と該導電体層とに接触
する配線層とを有することを特徴とする半導体装置。 - 【請求項２】 第１導電型半導体基板表面に第１若しく
は第２導電型ウェルが形成され，該ウェルには該ウェル
の導電型と反対の導電型チャネルMOSFETが形成され, 該
MOSFETのソース若しくはドレインを構成する拡散層と該
拡散層の一方に接触するウェルコンタクト層の表面に，
該拡散層より低抵抗の導電層体層が形成されてなる半導
体装置の製造において， 第１導電型半導体基板に形成されたウェル内にソース若
しくはドレインとなるべき拡散層を形成する工程と， 該拡散層の一方に接触するウェルコンタクト層を０成す
る工程と， 該拡散層及びウェルコンタクト層上に導電体層を形成す
る工程と， 該拡散層の一方とウェルコンタクト層の接触部領域上の
該導電体層を除去し，該拡散層の一方とウェルコンタク
ト層とを露出させる工程と， 露出した該拡散層の一方とウェルコンタクト層と該導電
体層とに接触する配線層を形成する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172035A JPH0521736A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172035A JPH0521736A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521736A true JPH0521736A (ja) | 1993-01-29 |
Family
ID=15934323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172035A Withdrawn JPH0521736A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521736A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211785A (ja) * | 1993-12-31 | 1995-08-11 | Hyundai Electron Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2002270807A (ja) * | 2001-03-08 | 2002-09-20 | Victor Co Of Japan Ltd | Ｃｍｏｓイメージセンサ |
| JP2007258739A (ja) * | 2007-05-21 | 2007-10-04 | Renesas Technology Corp | 半導体集積回路装置 |
| US7834420B2 (en) | 1994-05-27 | 2010-11-16 | Renesas Electronics Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
-
1991
- 1991-07-12 JP JP3172035A patent/JPH0521736A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH07211785A (ja) * | 1993-12-31 | 1995-08-11 | Hyundai Electron Ind Co Ltd | 半導体装置及びその製造方法 |
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| US7910427B1 (en) | 1994-05-27 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US8093681B2 (en) | 1994-05-27 | 2012-01-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US8133780B2 (en) | 1994-05-27 | 2012-03-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| JP2002270807A (ja) * | 2001-03-08 | 2002-09-20 | Victor Co Of Japan Ltd | Ｃｍｏｓイメージセンサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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