KR0127290B1 - 낸드형 롬 및 그 제조 방법 - Google Patents

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KR0127290B1
KR0127290B1 KR1019920021705A KR920021705A KR0127290B1 KR 0127290 B1 KR0127290 B1 KR 0127290B1 KR 1019920021705 A KR1019920021705 A KR 1019920021705A KR 920021705 A KR920021705 A KR 920021705A KR 0127290 B1 KR0127290 B1 KR 0127290B1
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데이이찌로 니시자까
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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

향상된 집적도를 가진 NAND형 ROM이 제공된다. 반도체 기판의 표면에 스트라이프 패턴으로 복수의 트렌치가 형성되고, 디바이스들 사이의 분리를 위해 각 트렌치의 측벽에 절연막이 각각 형성된다. 2개의 인접 트렌치들 사이에 정해진 각각의 제1 능동 영역 내에 직렬로 접속된 MOSFET로 구성된 제1 단위 어레이가 배치된다. 본 발명에 따르면, 단위 어레이들 사이에 트렌치를 제공하는 트렌치 분리 기술과 달리, 그 대신, 절연막 측벽이 형성된다. 트렌치 폭은 리소그래피에 수반하는 최소 피쳐 크기에 국한된다. 반면에 절연막 측벽의 폭은 제한이 없으므로 64 M 비트 마스크 롬 칩의 크기를 약 2㎜ 정도 더 작게 할 수 있다.

Description

낸드형 롬(NAND ROM) 및 그 제조방법
제1도는 본 발명의 한실시예로서 반도체 칩 상의 셀 어레이 블록 영역 등을 포함하는 레이아웃을 개략적으로 도시한 평면도.
제2도는 동 실시예의 단위 어레이 쌍을 도시한 회로도.
제3도는 동 실시예의 한 디지트 라인에 접속된 한 그룹의 단위 어레이 쌍을 도시한 계략적인 회로도.
제4도는 동 실시예의 셀 어레이 블록 레이아웃을 개략적으로 도시한 평면도.
제5(a)도는 동 실시예의 제조를 위한 공정을 예시하기 위한 평면도.
제5(b)도는 제5(a)도의 선 A-A를 따라 절취한 확대 단면도.
제6(a)도는 후속 공정 단계를 예시하기 위한 제5도에 대응하는 평면도.
제6(b)도는 제6(a)도의 선 A-A를 따라 절취한 확대 단면도.
제7도는 제6도 다음의 공정 단계를 예시하기 위한 유사한 단면도.
제8도는 제7도 다음의 공정 단계를 예시하기 위한 유사한 단면도.
제9도는 제8도 다음의 공정 단계를 예시하기 위한 유사한 단면도.
제10(a)도는 제9도 다음의 공정 단계를 예시하기 위한 유사한 평면도.
제10(b)도는 제10(a)도의 선 A-A를 따라 절취한 확대 단면도.
제11도는 제10도 다음의 공정 단계를 예시하기 위한 유사한 단면도.
제12도는 제11도 다음의 공정 단계를 예시하기 위한 유사한 단면도.
제13(a)도는 제12도 다음의 공정 단계를 예시하기 위한 평면도.
제13(b)도는 제13(a)도의 선 A-A를 따라 절취한 확대 단면도.
제13(c)도는 제13(a)도의 선 A-A를 따라 절취한 확대 단면도.
제14(a)도는 제13도 다음의 공정 단계를 예시하기 위한 평면도.
제14(b)도는 제14(a)도의 선 A-A를 따라 절취한 확대 단면도.
제14(c)도는 제14(a)도의 선 B-B를 따라 절취한 확대 단면도.
제14(d)도는 제14(a)도의 선 C-C를 따라 절취한 확대 단면도.
제15(a)도는 제14도 다음의 공정 단계를 예시하기 위한 평면도.
제15(b)도는 제15(a)도의 선 A-A를 따라 절취한 확대 단면도.
제15(c)도는 제15(b)도의 선 B-B를 따라 절취한 확대 단면도.
제15(d)도는 제15(a)도의 선 C-C를 따라 절취한 확대 단면도.
제16(a)도는 제15(b)도에 후속되고 거기에 대응하는 공정을 에시하기 위한 단면도.
제16(b)도는 제15(c)도에 대응하는 유사한 단면도.
제16(c)도는 제15(d)도에 대응하는 유사한 단면도.
제17(a)도는 제16도 다음의 공정 단계를 예시하기 위한 평면도.
제17(b)도는 제17(a)도의 선 A-A를 따라 절취한 확대 단면도.
제17(C)도는 제17(a)도의 선 B-B를 따라 절취한 확대 단면도.
제17(d)도는 제17(a)도의 선 C-C를 따라 절취한 확대 단면도.
제18(a)도는 제17도 다음의 공정 단계 예시 및 셀 어레이 블록을 도시하기 위한 평면도.
제18(b)도는 제18(a)도의 선 A-A를 따라 절취한 확대 단면도.
제18(c)도는 제18(a)도의 선 B-B를 따라 절취한 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 칩 101 : 셀 어레이 블록 영역
102 : X-블럭 디코더 104,105 : 주변 회로
UA1 : 제1 단위 어레이 UA2 : 제2 단위 어레이
본 발명은 반도체 메모리 디바이스, 보다 상세하게는 NAND형 ROM에 관한 것이다.
최근 MOS 반도체 집적 회로의 집적도는 현저하게 향상되어 왔다.
집적도의 증가와 함께, MOS 트랜지스터 NAND형 ROM은 칩 당 용량이 32M 비트로부터 64M 비트로 이전하고 있다.
NAND형 ROM은 디지트 라인과 접지 라인 사이에서 직렬로 연결된 메모리 트랜지스터 행을 구성하고 단위 선택 트랜지스터를 통해 연결된 단위 어레이를 포함한다. 반도체 칩 상에는 각각이 열(column) 방향으로 달리는 많은 병렬 디지트 라인을 포함하는 복수의 셀 어레이 블록이 배채되는 걱이 보통이다. 각 디지트 라인을 따라 1개 또는 2개 행의 단위 어레이가 배치된다.
MOS 디바이스에 있어서, 종전에는 상술한 단위 어레이 행들 간의 분리를 위해 국부 산화 기술이 사용되었다. 최근에는 그것이 트렌치 분리 기술로 대체되어 왔다. 반도체 칩 상에서, 소정의 폭을 갖고 있는 트렌치가 형성되고, 그 표면 위로 산화 실리콘막을 형성한 후, BPSG 막과 같은 절연 물질로 채워진다. 이렇게 형성된 디바이스 분리 구조물의 크기, 특히 폭은, NAND형 ROM의 집적도를 제한하는 주요소 중의 하나인데, 그 이유는 이 집적도는 리소그래피(lithography) 기술에 수반하는 최소 피쳐 크기(minimum feature size)로 제한되기 때문이다. 예를 들어, 최소 피쳐 크기를 0.4㎛라 하면, 단위 어레이 행간의 간격은 그 크기보다 작게 정할 수 없다.
따라서 본 발명의 한 목적은 트렌치 분리를 사용하는 것보다 더 고집적화될 수 있는 NAND형 ROM을 제공하는 것이다.
본 발명에 따른 NAND형 ROM은 반도체 기판 상에 선택적으로 형성된 제1디바이스 분리 구조물에 의해 분리된 복수의 셀 어레이 블록 영역을 포함한다. 각 셀 어레이 블록 영역에는 특정 간격의 소정 폭을 갖는 복수의 트렌치가 제공된다. 각 트렌치의 측벽에는 제2 디바이스 분리 구조물로서 작용하는 절연막이 형성된다. 상술한 트렌치들 중에서 서로 인접한 2개의 트렌치들 사이의 각 영역은 제1 능동 영역으로 정해지고, 절연막 측벽과 접촉하지 않도록 배치된 트렌치 바닥 부분은 제2 능동 영역으로 정해진다. 제1 및 제2 능동 영역 각각의 위에는 이들 영역에 각각 교차하는 방향으로 복수의 분기 워드 라인이 배치되고, 이들 영역과 분기 워드 라인들 사이에는 제1 및 제2 게이트 절연막이 각각 개재되어 있다. 분기 워드 라인에 자기 정렬된(self-aligned) 소스 및 드레인 영역이 각각 제1 및 제2 능동 영역 내에 제공된다. 달리 말하자면, 각각이 직렬로 접속된 복수의 셀 트랜지스터로 구성되는 제1 및 제2단위 어레이가 제1 및 제2 능동 영역 내에 배치된다. 제1 단위 어레이와 이에 인접한 제2단위 어레이의 일단들은 각각 제1 및 제2 단위 선택 회로를 통해 디지트 라인에 접속된다. 타단들은 접지 라인에 접속된다.
상술한 NAND형 ROM은 다음의 제조 공정에 의해 실현될 수 있다.
반도체 기판 상에 셀 어레이 블록 영역을 분리시키기 위해 필드 산화막이 선택적으로 형성된다. 이들 영역의 표면 상에는 제1 게이트 절연막, 제1 다결정 실리콘(이하폴리실리콘이라 함)막, 및 제1 폴리실리콘에 비해 낮은 속도로 에칭될 수 있는 항에칭막(etching resistant film), 바람직하게는 산화 실리콘막이 순차적으로 피착된다. 셀 어레이 블록 영역 내에 트렌치를 정하기 위해 3가지 층, 즉, 항에칭막, 제1 폴리실리콘막, 및 제1 게이트 절연막을 패터닝함으로써 마스크를 형성한 후, 기판이 선택적으로 에칭되어 트렌치를 만든다. 이로써 제1능동 영역이 필드 산화막과 트렌치에 의해 정해진다. 이 외에, 산화 실리콘막과 같은 절연막이 전체 표면에 피착되고 나서 디바이스 분리 절연막으로서의 트렌치 측벽만을 남기고 비등방성으로 에칭된다. 이로써 제2 능동 영역이 정해지고, 그 표면 상에 제2 게이트 절연막이 형성된다. 전체 표면 위에는 제2 폴리실리콘막이 피착되고, 이어서 제2 폴리실리콘막의 트렌치 부위만을 덮는 레지스트막을 마스크로 사용하여 제2 폴리실리콘막 및 항에칭막이 에칭된다. 텅스텐 시리사이드로 된 고융점 금속 실리사이드막이 피착되고, 이어서 분기 워드 라인을 형성하기 위해 패터닝이 행해진다. 이들 분기 워드 라인은 대부분 폴리사이드 구조물로 되어 있다. 더욱이, 희박하게 도핑된(lightly-doped) 소스/드레인 영역을 형성하기 위한 이온 주입, 각 워드 라인 분기 측벽에서의 절연 스페이서(spacer) 형성, 및 농후하게 도핑된(highly-doped) 소스/드레인을 형성하기 위한 이온 주입이 순차적으로 수행된다. 최종적으로, 분기 워드 라인 아래의 제 1 및 제2 능동 영역 중에서 선택된 영역 내로 이온 주입이 행해진다.
인접하는 능동 영역들 사이의 디바이스 분리 측벽들을 구성하는 절연막은 리소그래피에 수반하는 최소 피쳐 크기보다 더 얇은 두께가 될 수 있으므로 보다 고집적도를 갖는 NAND형 ROM의 제조가 가능하다.
본 발명의 상술한 것 및 다른 목적과 장점은 첨부한 도면과 결부하여 행해진 다음의 본 발명의 상세한 설명을 참조함으로써 보다 명확해질 것이다.
이하, 제1도를 참조하여 직사각형(7.6㎜×12.5㎜) 반도체 칩(100) 상에 형성된 64-Mbit NAND형 ROM인 본 발명의 한 실시예를 설명한다. 본 실시예는 0.2㎜ 간격으로 배치된 8개의 셀 어레이 블록 영역(0.65㎜×9.7㎜; 101)을 포함한다. 이들 영역 사이의 하나 걸러서 있는 공간에는 1,024개의 출력 라인을 갖고 있는 X-블럭디코더(102)가 제공된다. 주변 회로(104 및 105)는 반도체 칩의 대향하는 짧은 연부를 따라 배치된다. 주변 회로(104)는 각각 16개의 출력 라인을 갖고 있는 X-주 디코더 및 512개의 디지트 라인을 선택하기 위한 8개의 Y-선택자를 포함한다. 주변 회로(105)는 512개의 디지트 라인을 선택하기 위한 8개의 Y-선택자 및 8개의 셀 어레이 블록을 선택하기 위한 1개의 Y-디코더를 포함한다.
각 셀 어레이 블록은 복수의 단위 어레이를 포함한다.
제2도를 참조하면, 선택 트랜지스터(S11/S12 및 S21/S22)를 통해 제1 및 제2 단위 어레이(UA1 및 UA2)가 1개의 디지트 라인(Y)에 병렬로 접속되어 있다. 유사한 512개의 단위 어레이 쌍이 후술하는 바와 같이 1개의 디지트 라인에 접속된다. 제1 단위 어레이(UA1)은 직렬로 접속된 16개의 셀 트랜지스터(M11,M12,ㆍㆍㆍ, M116)으로 구성된다. 유사하게, 제2 단위 어레이(UA2)는 직렬로 접속된 16개의 셀 트랜지스터(M21, M22,ㆍㆍㆍ, M216)으로 구성된다. 이들 셀 트랜지스터는 실제로는 디플리션 모드와 결합되지만, 편의상 인헨스먼트 모드로 도시된다. 어느 셀이 디플리션 모드로 되어야 하는가는 ROM 상에 기입될 데이터에 의존한다. 선택 트랜지스터(S12,S21)는 디플리션 모드이다. 단위 선택 라인(US1 또는 US2)의 전위를 H로 이동시키면 제1 단위 어레이(UA1) 또는 제2 단위 어레이(UA2)가 디지트 라인에 접속된다 도면 부호(x1, x2,ㆍㆍㆍ,x16)은 후술할 분기 워드 라인을 나타낸다. 제3도에 도시된 바와 같이, 복수의 그와 같은 단위 어레이 쌍(UAP)은 1개의 디지트 라인(Y)에 접속된다. 제3도에 있어서, 도면 부호는 다음과 같은 것을 나타낸다. 즉, M1 및 M2는 각각 16개의 트랜지스터, S1 및 S2는 각각 2개의 선택 트랜지스터,US는 2개의 단위 선택 라인, X는 16개의 분기 워드 라인, GNDX는 셀어레이 블록 내에서 디지트 라인(Y)에 수직으로 달리는 접지 라인(이하 X-접지 라인이라 함), 그리고 GND는 X-접지 라인 이 교차되고 디지트 라인(Y)에 평행하게 달리는 접지 라인(이하 Y-접지 라인이라 함)을 나타낸다.
제4도를 참조하면, 셀 어레이 블록 영역(101)은, 도시된 바와 같이 수직으로 달리는 디지트 라인 (Y1,Y2,ㆍㆍㆍ,Y512),도시된 바와 같이 수평으로 달리는 512 개의 각 분기 워드 라인(X1,X2,ㆍㆍㆍ,X16) 그룹, 및 수평으로 달리는 512개의 각 단위 선택 라인(US1 및 US2) 그룹을 포함한다. 디지트 라인(Y1,Y2,ㆍㆍㆍ)는 주변 회로(105; 제1도)에 접속된다. 각그룹의 분기 워드 라인(X1,X2,ㆍㆍㆍ)는 라인 분포 영역(103; 제1도)의 트렁크(trunk) 워드 라인(X1,X2,ㆍㆍㆍ 또는 X512)와 만나고,X-주디코더(104a)에 접속된다. 단위 선택 라인(US1,US2)는 X-블럭 디코더(102)에 접속된다. 또, 64개의 디지트 라인마다 Y-접지 라인(GND1, GND2, ㆍㆍㆍ,GND9)이 더 제공된다. 개방된 원은 디지트 라인과 단위 어레이간의 접속을 나타낸다.
상술한 셀 어레이 블록 구조는 본 발명을 한정하지 않는다.
셀 어레이 블록의 상세한 구조에 대해 제5도 내지 제17도를 참조하여 처리순서대로 설명한다. P형 실리콘 기판 표면에서는, n-채널 MOSFET들로 구성된 주변 회로에 대해 거의 전표면 상에 또는 CMOS들로 구성된 주변 회로에 대해 P채널 MOSFET 제조 영역을 제외한 거의 전표면 상에 깊이 4 내지 6㎛, 불순물 농도 5×1016㎝-3의 P웰이 형성된다.
다음에서는 주변 회로가 n채널 MOSFET로 구성된 것으로 가정하고 설명한다.
제5도에 도시된 바와 같이, 국부 산화 기술을 사용하여 0.4㎛ 두께로 필드 산화막(2)이 성장되어 셀 어레이 블록(101)과 X-블럭 디코더 및 주변 회로와 같은 다른 디바이스 영역(도시되지 않음)을 분리시킨다. 셀 어레이 블록 영역(101) 내부 및 디바이스 영역 내부의 P웰(1)의 표면 일부분 상에는 10 내지 20㎚ 두께의 제1 게이트 산화막(3)이 형성되고, 그 다음에 전체 표면상에는 100㎚ 두께의 제1 인 도핑된 폴리실리콘막(4)과 200㎚ 두께의 산화 실리콘막(5)이 에칭 마스크로서 순차적으로 피착된다.
제6도에 도시된 바와 같이, 포토레지스트막(6)으로 도포된 후, 전체 셀 어레이 영역 상에 복수의 평행 스트라이프 윈도우(stripe window; 7a)가 0.8㎛ 폭과 0.5㎛ 간격으로 개방된다. 이 패턴화된 포토레지스트막(6)을 마스크로 사용하여, 산화 실리콘막(5)이 에칭된다. 포토레지스트막(6)을 제거한 후, 윈도우들이 제공된 패턴화된 산화 실리콘막을 마스크로 사용하여 카본 테트라클로라이드(CC14) 가스로 제1폴리실리콘막(4) 및 제1 게이트 산화막(3)이 비등방성 에칭되어 제7도에 도시된 바와 같이 윈도우(7b)를 개방한다.
윈도우(7b)를 통해 비등방성 에칭이 수행되어 제8도에 도시된 바와 같이 p웰의 표면에 0.2㎛ 깊이의 트렌치(8)을 형성한다. 그래서 제1 능동 영역이 트렌치(8) 및 필드 산화막(2)에 의해 분리된다. 이 단계에서, 산화 실리콘막(5a)은 약 100㎚의 두께로 줄어든다. 50 mtorr의 압력 및 500 W의 일정한 전력으로, 브롬화 수소(HBr), 3 플루오르화 질소(NF3), 및 산소-헬륨 혼합물이 체적비 5:1:1로 혼합된 가스를 사용하여 에칭이 수행된다. 이로써 수직 측벽을 가진 트렌치가 형성될 수 있다. 이어서, Si(OC2H5)4의 열분해를 이용한 저압 CVD 기술에 의해 200㎚ 두께의 산화 실리콘막(9)이 제9도에 도시된 바와 같이 전체 표면에 걸쳐 피착된다.
다음 단계에서, CHF3및 O2의 혼합 가스를 사용하여 비등방성 에칭이 수행되어, 제10도에 도시된 바와 같이 트렌치의 측벽에 디바이스 분리 절연막(9a)를 남기고, 산화 실리콘막(5b)의 두께는 50㎚로 되며, 트렌치의 바닥과 접하는 절연막(9a)의 폭은 150㎚가 된다. 절연막(9a)으로덮이지 않은 트렌치 바닥의 영역은 제2 능동 영역으로 정해지고 그 표면 위로 바람직하게는 게이트 산화막(3)과 거의 동일한 공정으로 거의 동일한 두께로 제2 게이트 산화막(10)이 형성된다. 이어서, 100㎚두께의 제2 도핑된 폴리실리콘막(11)이 전체 표면에 걸쳐 피착되고 나서, 이 막(11) 중에서 트렌치 내에 있는 부분만이 포토레지스트막(12)으로 덮인다.
다음 단계에서, 포토레지스트막(12)을 마스크로서 사용하여 CF4및 O2혼합가스로 등방성 에칭을 함으로써 제11도에 도시된 바와 같이 제2 폴리실리콘막이 에칭된다. CHF3및 O2의 혼합 가스로 비등방성 에칭을 연이어 실시함으로써 제12도에 도시된 바와 같이 산화 실리콘막(5b)이 제거된다.
다음 단계에서, 제13도에 도시된 바와 같이, 포토레지스트막(12)를 제거한후, 전체 표면에 걸쳐 100㎚ 두께의 텅스텐 실리사이드막(13)이 피착되고 나서 패턴화되어 게이트 전극으로 작용하는 분기 워드 라인[13(x1),ㆍㆍㆍ, 13(x16)] 및 단위 선택 라인(US1 및 US2)을 형성한다. 이들 분기 워드 라인[13(x1,ㆍㆍㆍ]은 셀 어레이 블록 영역(101) 내에서 제1 및 제2 능동 영역(14 및 15) 위로 교차한다. 이 단계에서, MOSFET의 게이트 전극은 주변 회로 등과 같은 디바이스 영역 위에 형성된다.
다음 단계에서, 희박하게 도핑된 소스/드레인 영역이 제14도에 도시된 바와같이 형성된다. 그 다음, 분기 워드 라인[13(X1),ㆍㆍㆍ] 및 단위 선택 라인(SU1, SU2)과 자기 정렬된다. 이 공정은 인을 60 keV에서 약 5×1013㎝-2의 도즈로 이온 주입함으로써 수행되어 (경사진 직선으로만 빗금쳐진) 인 도핑된 층(21)을 형성한다. 능동화를 위한 후 어닐링을 위해서는 나중에 행해지는 (약 900。C의) 유전체막용에 대한 열처리가 이용된다.
다음 단계에서, 전체 표면에 걸쳐, 산화 실리콘막이 100㎚의 두께로 피착된 다음에 에치백(etch back)되어 제15도에 도시된 바와 같이 분기 워드 라인[13(x1),ㆍㆍㆍ]의 측벽에 절연 스페이서(22)를 형성한다. 그러면, 디바이스 분리 절연막은 도면 부호(9b)로 나타난 형상으로 변화된다.
다음 단계에서, 전체 표면에 걸쳐 10㎚의 두께로 산화 실리콘막(16)을 피착시킨 후, 70 keV에서, 약 5×1015㎝-2의 도즈로 비소 이온 주입이 수행되어 제16도에 도시된 바와 같이 보다 조밀한 사선으로 칠해진 비소 주입층(17)을 형성한다.
다음 단계에서, 제17도에 도시된 바와 같이, 180 keV에서 약 1×1014㎝-2의 도즈로, 분기 워드 라인[13(x1),ㆍㆍㆍ] 아래의 제1 및 제2 능동 영역 즉, 셀 트랜지스터 또는 선택 트랜지스터의 채널 영역으로부터 선택된 것들 내부로 인 이온 주입이 수행되어(오른쪽 아래로의 사선으로 칠해진) 코드 기입 도핑층(18-1)을 형성한다. 이로써 선택 트랜지스터(S12 및 S21)은 디플리션 모드로 되어 특정 코드에 해당하는 데이터가 기입된다. 이 공정 중에, 인 도핑층(18-2)도 워드 라인 분기[13(x16)]의 한 쪽 상에 유사하게 형성된다. 이는 X-접지 라인을 형성하기 때문이다. 유사하게, 제1 능동 영역에 배치된 제1 단위 어레이 및 제2 능동 영역에 배치된 제2 단위 어레이를 동일 디지트 라인에 접속시키기 위해 인 도핑 영역(18-3)도 단위 선택 라인(US1)의 한 쪽 상에 형성된다.
다음 단계에서, BPSG 등이 피착되고 평탄화되어 제18도에 도시된 바와 같이 유전체막(19)를 형성한다. 이 단계에서는, 인 도핑층(21), 비소 도핑층(17) 및 코드 기입 도핑층(18-2)이 활성화될 뿐만 아니라, 불순물 확산 또한 어느 정도 일어나 결과적으로 희박하게 도핑된 소스/드레인 영역(21a), 농후하게 도핑된 소스/드레인 영역(17a) 및 코드 기입 확산층(18-2a)이 된다. 계단진 위치를 포함한 영역 위로 접촉 구멍(1개의 대각선을 가진 직사각형으로 표시된 C1 및 2개의 대각선을 가진 직사각형으로 표시된 C2)가 각각 형성되고 분기 워드 라인[13(x1)ㆍㆍㆍ]의 단부 위로 관통 구멍(개방된 사각형으로 표시된 C3)이 형성된 후, 이어서 A1-Si 합금막(20)이 피착되고 패턴화되어 트러크 워드 라인[20(X1),ㆍㆍㆍ], 디지트 라인[20(Y512),ㆍㆍㆍ], 및 Y-접지 라인[20(GND9),ㆍㆍㆍ]을 형성한다.
상술한 공정에 있어서, 제10도의 포토레지스트막(12)의 노광(exposure) 및 제 14도의 텅스텐 실리사이드막(13) 등을 패턴화하고 제18도의 A1-Si 합금막(20)을 패턴화하기 위한 포토레지스트막의 노광은 1983년 1월 IEEE Electron Device Letters, Vol.EDL-4, No.1의 Contrast Enhanced Photolithography라는 논문에 소개된 CEL 기술을 사용하여 달성될 수 있다. 이 기술은 100 내지 300㎚의 두께로 CEM-2(GE사 제품)와 같은 표백 재질로 도포하는 일련의 도포 단계, 노광 단계, 및 포토레지스트의 현상 전에 CEL 막을 제거하는 단계를 포함한다. 노광에 의해 포지티브형 포토레지스트막은 자발적으로 그 투과도가 증가된다. 현 시점에서는 CEL기술을 항상 사용하지 않고서도 정교한 패턴을 형성할 수 있다.
본 실시예에 있어서, 포토리소그래피(photolithography)에 수반하는 최소 피쳐 크기는 0.4㎛이고, 제1 및 제2 능동 영역 사이의 절연을 위해 필요한 크기는 절연막의 디바이스 분리 측벽(9b)의 폭(약 0.15㎛)과 같다. 이웃하는 단위 어레이들 사이에 트렌치를 배치하는 트렌치 분리 기술에는 최소한 0.4㎛가 필요하다. 따라서, 셀 어레이 블록 영역의 폭은 약 0.25㎚ 이상이다. 본 실시예는 반도체 칩의 짧은 연부의 길이를 약 2㎚ 줄일 수 있다.
상술한 실시예에 있어서, 제10도에 도시된 측벽과 같은 절연막(9a)를 형성한 후에, 피착된 제2 폴리실리콘막(11)은 100㎚의 두께로 줄어든다. 대신에, 1.6㎛ 또는 최소한 트렌치 폭의 2배 두께로 피착된 제2 폴리실리콘막으로 트렌치를 채울 수 있으며, 이어서 제2 능동 영역 위에서 100㎚의 두께까지 그것을 다시 에치백할 수 있다. 이렇게 함으로써 포토레지스터막(12)이 필요없어지는 장점이 있다. 본 분야의 기술자라면, 본 발명이 상술한 마스크 ROM 뿐만이 아니라 플래쉬 EPROM에도 적용될 수 있음을 알 수 있을 것이다.
비록 본 발명을 특정 실시예와 관련하여 설명하였으나, 본 설명을 한정적인 의미로 해석해서는 안된다. 본 발명의 설명을 참고할 경우 본 분야에 숙련된 기술자라면, 본 발명의 다른 실시예 뿐만 아니라 기재된 실시예의 여러 가지 변경도 명백히 알 수 있을 것이다. 따라서 첨부된 특허 청구의 범위는 본 발명의 진정한 범위내에 속하는 어떤 변경이나 실시예도 포함하도록 해석되어야 한다.

Claims (6)

  1. 반도체 기판(1); 단위 각각들이 상호 직렬 접속된 다수의 메모리 셀 트랜지스터(M11, M12, M13,ㆍㆍㆍ; M21, M22, M23ㆍㆍㆍ)를 포함하여 이산적 정보 단위를 저장할 수 있는 다수의 메모리 셀 단위(UA1, UA2, UAP) ; 및 상기 반도체 기판에 서로 평행하게 선택적으로 형성되어, 상기 반도체 기판에서 각 영역부가 인접한 트렌치들 간에 개재된 다수의 제1 영역부들(14)과 각 영역부가 관련된 트렌치의 하단부에 해당하는 다수의 제2 영역부들(15)을 정하는 다수의 트렌치(8)를 포함하되, 상기 메모리 셀 단위들 중 제1 셀 단위들 각자가, 상기 제1 셀 단위 각자 내에 있는 상기 메모리 셀 트랜지스터 모두가 상기 반도체 기판의 상기 제1 영역부들 중에서 관련된 영역부에 형성된 소스 및 드레인 영역(17, 21, 17a, 21a) 둘 다를 갖도록, 상기 반도체 기판의 상기 제1영역부들에 형성되고, 상기 메모리 셀 단위들 중 제2 셀 단위들 각자가, 상기 제2 셀 단위 각자 내에 있는 상기 메모리 셀 트랜지스터 모두가 상기 반도체 기판의 상기 제2 영역부들 중에서 관련된 영역부에 형성된 소스 및 드레인 영역(17, 21, 17a, 21a) 둘 다를 갖도록, 상기 반도체 기판의 상기 제2 영역부들에 형성된 것을 특징으로 하는 읽기 전용 메모리 디바이스.
  2. 제7항에 있어서, 상기 메모리 셀 단위들 중 상기 제1 셀 단위들 각자 내의 상기 메모리 셀 트랜지스터들 각각이, 상기 반도체 기판의 상기 제1 영역부들 중에서 상기 관련된 영역부와는 게이트 절연막(3)에 의해서 분리된 상태로 상기 관련된 영역부 위에 형성된 게이트 전극(13)을 더 구비하고, 상기 메모리 셀 단위들 중 상기 제2 셀 단위들 각자 내의 상기 메모리 셀 트랜지스터들 각각이, 상기 반도체 기판의 상기 제2 영역부들 중에서 상기 관련된 영역부와는 게이트 절연막(10)에 의해서 분리된 상태로 상기 관련된 영역부 위에 형성된 게이트 전극(13)을 더 구비하는 것을 특징으로 하는 읽기 전용 메모리 디바이스.
  3. 제8항에 있어서, 상기 트렌치들 각각과 교차하도록 상기 반도체 기판 위에 형성된 다수의 워드 라인(13)을 더 포함하되, 상기 워드 라인들 각각은 상기 메모리 셀 단위들의 상기 제1 및 제2 셀 단위의 상기 메모리 셀 트랜지스터들 중에서 관련된 셀 트랜지스터들의 게이트 전극들에 공통으로 접속된 것을 특징으로 하는 읽기 전용 메모리 디바이스.
  4. 반도체 기판 ; 상기 반도체 기판에 서로 평형하게 선택적으로 형성되어, 상기 반도체 기판에서 제1 트렌치와 제2 트렌치 간에 개재된 제1 영역부, 상기 제1 트렌치의 하단부에 대응하는 제2 영역부, 및 상기 제2 트렌치의 하단부에 대응하는 제3 영역부를 정하는 적어도 제1 및 제2 트렌치 ; 상기 반도체 기판의 상기 제1 영역부와 일치하여 게이트 전극을 제외한 전체에 형성되어서 각각이 상기 제1 영역부에 형성된 소스 및 드레인 영역과 상기 제1 영역부와는 게이트 절연막에 의해 분리된 상태로 상기 제1 영역부 위에 형성된 상기 게이트 전극을 구비하는 다수의 제1 메모리 셀 트랜지스터 ; 상기 반도체 기판의 상기 제2 영역부와 일치하여 게이트 전극을 제외한 전체에 형성되어서 각각이 상기 제2 영역부에 형성된 소스 및 드레인 영역과 상기 제2 영역부와는 게이트 절연막에 의해 분리된 상태로 상기 제2 영역부 위에 형성된 상기 게이트 전극을 구비하는 다수의 제2 메모리 셀 트랜지스터 ; 상기 반도체기판의 상기 제3 영역부와 일치하여 전체에 형성되어서 각각이 상기 제3 영역부에 형성된 소스 및 드레인 영역과 상기 제3 영역부들과는 게이트 절연막에 의해 분리된 상태로 상기 제3 영역부 위에 형성된 게이트 전극을 구비하는 다수의 제3 메모리 셀 트랜지스터 ; 및 상기 반도체 기판의 상기 제1, 2, 및 3 영역부들 각각에 교차하도록 형성되며 상기 제1, 2, 및 3 메모리 셀 트랜지스터들 중 관련된 셀 트랜지스터들의 게이트 전극들에 공통으로 접속된 다수의 워드 라인 을 포함하는 읽기 전용 메모리 디바이스.
  5. 제10항에 있어서, 상기 제1, 2, 및 3 메모리 셀 트랜지스터 각각의 소스 및 드레인 영역들이 제 1 방향과 일치하여 배설되도록 상기 제1 및 2 트렌치들 각각이 상기 제1 방향으로 연장되고, 상기 워드 라인 각각이 상기 제1 방향에 수직인 제2 방향에서 신장되는 것을 특징으로 하는 읽기 전용 메모리 디바이스.
  6. 반도체 기판 ; 상기 반도체 기판에 제1 방향에서 서로 평행하게 선택적으로 형성되어, 상기 반도체 기판에서 각각이 인접한 트렌치들 간에 개재된 다수의 제1 영역부들과 각각이 관련된 트렌치의 하단부에 대응하는 다수의 제2 영역부들을 정하고, 상기 제1 및 2 영역부들은 상기 제1 방향에서 서로 평행하게 배설된 다수의 트렌치 ; 메모리 셀 트랜지스터들의 소스 및 드레인 영역들로 작용하며, 서로로부터 떨어져서 상기 제1 방향과 일치하여 상기 반도체 기판의 상기 제1 및 2 영역부 각각에 형성되어, 상기 메모리 셀 트랜지스터들이 상기 제1 및 2 영역부 중 어느 하나에서 게이트 전극을 제외한 전체에 형성되도록 하는 다수의 확산 영역 ; 및 상기 반도체 기판의 상기 제1 및 2 영역부들과는 절연막에 의해 분리된 상태로 상기 제1 및 2 영역부 각각과 교차하도록 상기 제1 방향에 수직인 제2 방향에서 서로 평행하게 형성되고, 각각이 상기 반도체 기판의 상기 제1 및 2 영역부에 각각 형성된 메모리 셀 트랜지스터 각각의 상기 게이트로서 작용하는 부분들을 갖는 다수의 워드 라인을 포함하는 읽기 전용 메모리 디바이스.
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