JP2910644B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- selection signal
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にＮＡＮＤ型メモリセルを用いた半導体記憶装
置に関する。
関し、特にＮＡＮＤ型メモリセルを用いた半導体記憶装
置に関する。
【０００２】
【従来の技術】この種の従来の半導体記憶装置におい
て、ＮＡＮＤ型メモリセルを選択するデコード方式に
は、非選択ワード線をハイレベルとする方法として２つ
の方法がある。その１つは、ワード線全てを常時ハイレ
ベルとして選択メモリセルのワード線のみをロウレベル
に切り換える方法で、他の１つは、ワード線を常時ロウ
レベルとして、選択する縦積みメモリセル群（以下縦積
みという）の非選択メモリセルのワード線のみハイレベ
ルにする方法である。後者の方法は、メモリセルに加わ
るストレスを最小限に抑えるために主として用いられて
いる。ここでは、後者のデコード回路の一例を図３によ
り説明する。
て、ＮＡＮＤ型メモリセルを選択するデコード方式に
は、非選択ワード線をハイレベルとする方法として２つ
の方法がある。その１つは、ワード線全てを常時ハイレ
ベルとして選択メモリセルのワード線のみをロウレベル
に切り換える方法で、他の１つは、ワード線を常時ロウ
レベルとして、選択する縦積みメモリセル群（以下縦積
みという）の非選択メモリセルのワード線のみハイレベ
ルにする方法である。後者の方法は、メモリセルに加わ
るストレスを最小限に抑えるために主として用いられて
いる。ここでは、後者のデコード回路の一例を図３によ
り説明する。
【０００３】図３において、ＭＣ１１〜１ｎ，２１〜２
ｎはＮＭＯＳメモリセル、ＭＳ１，ＭＳ２は縦積み選択
用ＮＭＯＳエンハンスメントトランジスタ、１，２はイ
ンバータ（ＩＮＶ）、３１〜３ｎ，４１〜４ｎはワード
駆動回路となるＮＯＲゲートである。またＮＯＲゲート
３１〜３ｎ，４１〜４ｎは、並列接続したＮＭＯＳトラ
ンジスタＱ１，Ｑ２と直列接続したＰＭＯＳトランジス
タＱ３，Ｑ４とを直列接続して構成される。
ｎはＮＭＯＳメモリセル、ＭＳ１，ＭＳ２は縦積み選択
用ＮＭＯＳエンハンスメントトランジスタ、１，２はイ
ンバータ（ＩＮＶ）、３１〜３ｎ，４１〜４ｎはワード
駆動回路となるＮＯＲゲートである。またＮＯＲゲート
３１〜３ｎ，４１〜４ｎは、並列接続したＮＭＯＳトラ
ンジスタＱ１，Ｑ２と直列接続したＰＭＯＳトランジス
タＱ３，Ｑ４とを直列接続して構成される。
【０００４】これらＮＯＲゲート３１〜３ｎ，４１〜４
ｎは、直列接続された縦積みメモリセル群（ＭＣ１１〜
１ｎ，…ＭＣ２１〜２ｎ）が縦積みブロック選択信号Ｘ
Ｓ１〜ｎにより選択され、またメモリセル群の中から任
意のメモリセルをワード選択信号ＸＭ１〜ｎにより選択
されてメモリセルワード線（Ｗ１０，２０）と接続さ
れ、これらメモリセルワード線（Ｗ１０，２０）により
メモリセルＭＣ１１〜１ｎ，２１〜２ｎの各ゲートが駆
動される。
ｎは、直列接続された縦積みメモリセル群（ＭＣ１１〜
１ｎ，…ＭＣ２１〜２ｎ）が縦積みブロック選択信号Ｘ
Ｓ１〜ｎにより選択され、またメモリセル群の中から任
意のメモリセルをワード選択信号ＸＭ１〜ｎにより選択
されてメモリセルワード線（Ｗ１０，２０）と接続さ
れ、これらメモリセルワード線（Ｗ１０，２０）により
メモリセルＭＣ１１〜１ｎ，２１〜２ｎの各ゲートが駆
動される。
【０００５】ここでメモリセルＭＣ２１からメモリセル
ＭＣ１１を選択切り換えする場合の動作を考える。
ＭＣ１１を選択切り換えする場合の動作を考える。
【０００６】縦積み選択信号ＸＳ１およびワード選択信
号ＸＭ２〜ＸＭｎをハイレベルからロウレベルに切り換
え、これらをＮＯＲゲート３２〜３ｎで受けることによ
って、選択縦積みの非選択ワード線をハイレベルとし、
ワード線選択信号ＸＭ１をロウレベルからハイレベルに
切り換えることにより、ＮＯＲゲート３１の出力がロウ
レベルとなり、選択メモリＭＣ１１のワード線がロウレ
ベルとなり選択される。
号ＸＭ２〜ＸＭｎをハイレベルからロウレベルに切り換
え、これらをＮＯＲゲート３２〜３ｎで受けることによ
って、選択縦積みの非選択ワード線をハイレベルとし、
ワード線選択信号ＸＭ１をロウレベルからハイレベルに
切り換えることにより、ＮＯＲゲート３１の出力がロウ
レベルとなり、選択メモリＭＣ１１のワード線がロウレ
ベルとなり選択される。
【０００７】非選択となるメモリセルＭＣ２１を有する
縦積みメモリセル群は、縦積みブロック選択信号ＸＳｎ
をハイレベルとする事により、メモリセルＭＣ２１〜Ｍ
Ｃ２ｎの全てのゲートとトランジスタ２のゲートがロウ
レベルとなり非選択となる。
縦積みメモリセル群は、縦積みブロック選択信号ＸＳｎ
をハイレベルとする事により、メモリセルＭＣ２１〜Ｍ
Ｃ２ｎの全てのゲートとトランジスタ２のゲートがロウ
レベルとなり非選択となる。
【０００８】
【発明が解決しようとする課題】この従来の半導体記憶
装置においては、各ワード線Ｗ１０，Ｗ２０・・・には
数多くのメモリセルが接続され、配線容量およびこのメ
モリセルのゲート容量がワード線を切り換える毎に充放
電される。特に、ＮＡＮＤ型メモリセルでは縦積みメモ
リセル群を切り換える場合、非選択メモリセルのワード
線が複数本同時に放電を行う事になる。この放電に伴う
接地配線の電位変動が接地配線を介して内部の回路を誤
動作させてしまうという問題点があった。
装置においては、各ワード線Ｗ１０，Ｗ２０・・・には
数多くのメモリセルが接続され、配線容量およびこのメ
モリセルのゲート容量がワード線を切り換える毎に充放
電される。特に、ＮＡＮＤ型メモリセルでは縦積みメモ
リセル群を切り換える場合、非選択メモリセルのワード
線が複数本同時に放電を行う事になる。この放電に伴う
接地配線の電位変動が接地配線を介して内部の回路を誤
動作させてしまうという問題点があった。
【０００９】本発明の目的は、これらの問題を解決し、
接地配線の電位変動による誤動作を防止した半導体記憶
装置を提供することにある。
接地配線の電位変動による誤動作を防止した半導体記憶
装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は。直列接
続されたメモリセル群を選択する複数の第１の行選択信
号と前記メモリセル群の中から任意のメモリセルを選択
する複数の第２の行選択信号とを入力してそれぞれ当該
メモリセルのワード線を駆動する複数のワード駆動回路
と、前記第１の行選択信号を入力して前記各メモリセル
群に直列接続したメモリセル群選択用トランシジスタの
１つを選択する複数の選択回路とを有する半導体記憶装
置において、前記ワード駆動回路は、前記第１の行選択
信号を入力して前記メモリセル群を非選択にする切換え
速度を、前記第２の行選択信号を入力して前記任意のメ
モリセルを非選択にする切換え速度よりも遅くする動作
遅延手段を設けたことを特徴とする。
続されたメモリセル群を選択する複数の第１の行選択信
号と前記メモリセル群の中から任意のメモリセルを選択
する複数の第２の行選択信号とを入力してそれぞれ当該
メモリセルのワード線を駆動する複数のワード駆動回路
と、前記第１の行選択信号を入力して前記各メモリセル
群に直列接続したメモリセル群選択用トランシジスタの
１つを選択する複数の選択回路とを有する半導体記憶装
置において、前記ワード駆動回路は、前記第１の行選択
信号を入力して前記メモリセル群を非選択にする切換え
速度を、前記第２の行選択信号を入力して前記任意のメ
モリセルを非選択にする切換え速度よりも遅くする動作
遅延手段を設けたことを特徴とする。
【００１１】また本発明の構成において、ワード駆動回
路が、第１の行選択信号および第２の行選択信号を入力
するＮＯＲゲートからなることもでき、ＮＯＲゲート
が、並列接続したＮＭＯＳトランジスタと少くとも１個
のＰＭＯＳトランジスタとを直列接続して構成されるこ
ともでき、また動作遅延手段が、ＮＯＲゲートのメモリ
セル群選択用トランジスタのドレインに抵抗を挿入した
回路からなることもできる。
路が、第１の行選択信号および第２の行選択信号を入力
するＮＯＲゲートからなることもでき、ＮＯＲゲート
が、並列接続したＮＭＯＳトランジスタと少くとも１個
のＰＭＯＳトランジスタとを直列接続して構成されるこ
ともでき、また動作遅延手段が、ＮＯＲゲートのメモリ
セル群選択用トランジスタのドレインに抵抗を挿入した
回路からなることもできる。
【００１２】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。図１は本発明の一実施の形態を示す半導体
記憶装置の回路図である。図において、図３と同様に、
ＮＭＯＳメモリセルＭＣ１１〜１ｎ，２１〜２ｎ、縦積
み選択用ＮＭＯＳエンハンスメントトランジスタＭＳ
１，ＭＳ２、インバータ１，２、ワード駆動回路となる
ＮＯＲゲート３１〜３ｎ，４１〜４ｎから構成される。
本実施形態では、ワード駆動回路となるＮＯＲゲート３
１〜３ｎ，４１〜４ｎの構成が相違している。
て説明する。図１は本発明の一実施の形態を示す半導体
記憶装置の回路図である。図において、図３と同様に、
ＮＭＯＳメモリセルＭＣ１１〜１ｎ，２１〜２ｎ、縦積
み選択用ＮＭＯＳエンハンスメントトランジスタＭＳ
１，ＭＳ２、インバータ１，２、ワード駆動回路となる
ＮＯＲゲート３１〜３ｎ，４１〜４ｎから構成される。
本実施形態では、ワード駆動回路となるＮＯＲゲート３
１〜３ｎ，４１〜４ｎの構成が相違している。
【００１３】すなわち、ＮＯＲゲートとしては、並列接
続したＮＭＯＳトランジスタＱ１，Ｑ２と直列接続した
ＰＭＯＳトランジスタＱ３，Ｑ４とを直列接続して構成
されるが、ＮＯＲゲートの動作の立上り（立下り）を遅
らせる手段として、ＮＭＯＳトランジスタＱ２のドレイ
ン側にのみ抵抗Ｒ１が挿入されている点が相違してい
る。
続したＮＭＯＳトランジスタＱ１，Ｑ２と直列接続した
ＰＭＯＳトランジスタＱ３，Ｑ４とを直列接続して構成
されるが、ＮＯＲゲートの動作の立上り（立下り）を遅
らせる手段として、ＮＭＯＳトランジスタＱ２のドレイ
ン側にのみ抵抗Ｒ１が挿入されている点が相違してい
る。
【００１４】なお、ＮＯＲゲート３１〜３ｎ，４１〜４
ｎの選択も、ワード選択信号（第２の行選択信号）ＸＭ
１〜ｎおよび縦積みブロック選択信号（第１の行選択信
号）ＸＳ１〜ｎにより行われ、これらは、メモリセルワ
ード線（Ｗ１０，２０）を介してメモリセルＭＣ１１〜
１ｎ，２１〜２ｎのゲートに接続されている。
ｎの選択も、ワード選択信号（第２の行選択信号）ＸＭ
１〜ｎおよび縦積みブロック選択信号（第１の行選択信
号）ＸＳ１〜ｎにより行われ、これらは、メモリセルワ
ード線（Ｗ１０，２０）を介してメモリセルＭＣ１１〜
１ｎ，２１〜２ｎのゲートに接続されている。
【００１５】メモリセルＭＣ２１からメモリセルＭＣ１
１を選択切り換えする場合の動作を考えると、縦積みブ
ロック選択信号ＸＳ１およびワード選択信号ＸＭ２〜Ｘ
Ｍｎをハイレベルからロウレベルに切り換え、これらを
ＮＯＲゲートＮＯＲ３１〜３ｎで受けることによって、
選択縦積みの非選択ワード線をハイレベルとし、ワード
線選択信号ＸＭ１をロウレベルからハイレベルに切り換
えることにより、選択メモリセルＭＣ１１のワード線が
ロウレベルとなり選択される。
１を選択切り換えする場合の動作を考えると、縦積みブ
ロック選択信号ＸＳ１およびワード選択信号ＸＭ２〜Ｘ
Ｍｎをハイレベルからロウレベルに切り換え、これらを
ＮＯＲゲートＮＯＲ３１〜３ｎで受けることによって、
選択縦積みの非選択ワード線をハイレベルとし、ワード
線選択信号ＸＭ１をロウレベルからハイレベルに切り換
えることにより、選択メモリセルＭＣ１１のワード線が
ロウレベルとなり選択される。
【００１６】非選択となるメモリセルＭＣ２１を有する
縦積みメモリセル群は、縦積み選択信号ＸＳｎをハイレ
ベルとする事により、メモリセルＭＣ２１〜ＭＣ２ｎの
全てのゲートとトランジスタＭＳ２のゲートがロウレベ
ルとなり非選択となる。
縦積みメモリセル群は、縦積み選択信号ＸＳｎをハイレ
ベルとする事により、メモリセルＭＣ２１〜ＭＣ２ｎの
全てのゲートとトランジスタＭＳ２のゲートがロウレベ
ルとなり非選択となる。
【００１７】ここで選択切り換えスピードを考えた場
合、メモリセルＭＣ１１を選択するには、非選択のメモ
リセルＭＣ１２〜ＭＣ１ｎのワード線全てと縦積み選択
用トランジスタＭＳ１のワード線が両方ともにハイレベ
ルとなった時、真の情報が得られる。これに対しメモリ
セルＭＣ２１を非選択とするには、メモリセルＭＣ２１
を含む縦積みの中で少なくとも１個のＮＭＯＳエンハン
スメントトランジスタのゲートがロウレベルとなればよ
い。
合、メモリセルＭＣ１１を選択するには、非選択のメモ
リセルＭＣ１２〜ＭＣ１ｎのワード線全てと縦積み選択
用トランジスタＭＳ１のワード線が両方ともにハイレベ
ルとなった時、真の情報が得られる。これに対しメモリ
セルＭＣ２１を非選択とするには、メモリセルＭＣ２１
を含む縦積みの中で少なくとも１個のＮＭＯＳエンハン
スメントトランジスタのゲートがロウレベルとなればよ
い。
【００１８】そこで、本実施形態では、図１に示すよう
にＮＯＲゲート３１〜３ｎおよび４１〜４ｎの縦積み選
択信号ＸＳ１〜ＸＳｎをゲート入力とするＮＭＯＳトラ
ンジスタのドレインに抵抗Ｒ１を挿入して縦積みを非選
択にする信号をなまらせ、ワード線の切り換えによる放
電電流の放電時間を遅くすることにより、接地配線の電
位変動を押え、非選択とするスピードは縦積み選択用ト
ランジスタのゲートに入力される信号線のみインバータ
１，２により高速に動作させることにより決定する。
にＮＯＲゲート３１〜３ｎおよび４１〜４ｎの縦積み選
択信号ＸＳ１〜ＸＳｎをゲート入力とするＮＭＯＳトラ
ンジスタのドレインに抵抗Ｒ１を挿入して縦積みを非選
択にする信号をなまらせ、ワード線の切り換えによる放
電電流の放電時間を遅くすることにより、接地配線の電
位変動を押え、非選択とするスピードは縦積み選択用ト
ランジスタのゲートに入力される信号線のみインバータ
１，２により高速に動作させることにより決定する。
【００１９】ここで接地配線の電位変動ΔＶは、接地配
線に付く寄生インダクタンスをＬ、単位時間当たりの電
流変化量をｄｉ／ｄｔとすると、 ΔＶ＝Ｌ・ｄｉ／ｄｔ となり、電流変化量に比例する。
線に付く寄生インダクタンスをＬ、単位時間当たりの電
流変化量をｄｉ／ｄｔとすると、 ΔＶ＝Ｌ・ｄｉ／ｄｔ となり、電流変化量に比例する。
【００２０】例えば、ＮＯＲゲート３１〜、ｎ，４１〜
４ｎのＮＭＯＳトランジスタＱ１，Ｑ２のオン抵抗を５
００Ω、抵抗Ｒ１を５００Ωとして、その他寄生素子の
影響の無い理想状態を考えた時、このＮＭＯＳトランジ
スタＱ１，Ｑ２のゲートに０ｎｓで変化する理想パルス
が入力された場合、接地配線に流れる電流ピーク値が最
大の場合を考えれば抵抗Ｒ１が無い時と比べて１／２と
なるので電位変動ΔＶも１／２となる。
４ｎのＮＭＯＳトランジスタＱ１，Ｑ２のオン抵抗を５
００Ω、抵抗Ｒ１を５００Ωとして、その他寄生素子の
影響の無い理想状態を考えた時、このＮＭＯＳトランジ
スタＱ１，Ｑ２のゲートに０ｎｓで変化する理想パルス
が入力された場合、接地配線に流れる電流ピーク値が最
大の場合を考えれば抵抗Ｒ１が無い時と比べて１／２と
なるので電位変動ΔＶも１／２となる。
【００２１】前述したように、非選択となる縦積みのワ
ード線を全てロウレベルとするのはメモリセルのゲート
に加わるストレスを最小限に押えるためであるが、これ
はストレスの加わる時間を最小限に押えると言うことで
ある。
ード線を全てロウレベルとするのはメモリセルのゲート
に加わるストレスを最小限に押えるためであるが、これ
はストレスの加わる時間を最小限に押えると言うことで
ある。
【００２２】例えば１本のワード線に１Ｋｂｉｔメモリ
セルを接続し、縦積み段数１６（ｎ＝１６）、縦積み数
６４とすれば全記憶容量が１Ｍｂｉｔとなるが、このよ
うな半導体記憶装置においても各メモリセルを平均して
使用すれば、任意のメモリセルにストレスが加わる時間
は、全ワード線をハイレベルにしておく方式の１／６４
となる。ここで上述した非選択とする縦積みのワード線
の立下りスピードを動作レートの２倍としても、例えば
動作レートを１００ｎｓとしてワード線の立下りスピー
ドを２００ｎｓとしても、ストレスの加わる時間は、１
／３２となるだけでストレス緩和の効果としては十分作
用する。
セルを接続し、縦積み段数１６（ｎ＝１６）、縦積み数
６４とすれば全記憶容量が１Ｍｂｉｔとなるが、このよ
うな半導体記憶装置においても各メモリセルを平均して
使用すれば、任意のメモリセルにストレスが加わる時間
は、全ワード線をハイレベルにしておく方式の１／６４
となる。ここで上述した非選択とする縦積みのワード線
の立下りスピードを動作レートの２倍としても、例えば
動作レートを１００ｎｓとしてワード線の立下りスピー
ドを２００ｎｓとしても、ストレスの加わる時間は、１
／３２となるだけでストレス緩和の効果としては十分作
用する。
【００２３】図２は本発明の第２の実施の形態を示す回
路図である。この回路は、図１のＮＯＲ回路３１〜３
ｎ，４１〜４ｎの代りに、ワード選択信号ＸＭ１〜ｎと
共にこれらワード選択信号ＸＭ１〜ｎをインバータ３〜
６をにより反転した信号を入力しているので、別のタイ
プのＮＯＲ回路５１〜５ｎ，６１〜６ｎを設けなもので
ある。そのためＮＯＲ回路５１〜５ｎ，６１〜６ｎは、
ＮＯＲ回路３１〜３ｎ，４１〜４ｎの内部のＰＭＯＳト
ランジスタＱ４を削除し、ＰＭＯＳトランジスタＱ３の
電源の代りにワード選択信号ＸＭ１〜ｎが接続された構
成となっている。
路図である。この回路は、図１のＮＯＲ回路３１〜３
ｎ，４１〜４ｎの代りに、ワード選択信号ＸＭ１〜ｎと
共にこれらワード選択信号ＸＭ１〜ｎをインバータ３〜
６をにより反転した信号を入力しているので、別のタイ
プのＮＯＲ回路５１〜５ｎ，６１〜６ｎを設けなもので
ある。そのためＮＯＲ回路５１〜５ｎ，６１〜６ｎは、
ＮＯＲ回路３１〜３ｎ，４１〜４ｎの内部のＰＭＯＳト
ランジスタＱ４を削除し、ＰＭＯＳトランジスタＱ３の
電源の代りにワード選択信号ＸＭ１〜ｎが接続された構
成となっている。
【００２４】本実施形態では、ＰＭＯＳトランジスタＱ
３及びＮＭＯＳトランジスタＱ１，Ｑ２からなるＮＯＲ
ゲート５１〜５ｎ，６１〜６ｎによりメモリセルワード
線Ｗ１０，Ｗ２０を駆動する。これらＮＯＲゲート５１
〜５ｎ，６１〜６ｎの縦積み選択信号ＸＳ１〜ＸＳｎを
ゲート入力とするＮＭＯＳトランジスタＱ２のドレイン
に抵抗Ｒ２を挿入して縦積みを非選択にする信号をなま
らせ、ワード線の切り換えによる放電電流の放電時間を
遅くしている。この構成により接地配線の電位変動を押
え、非選択とするスピードは縦積み選択用トランジスタ
のゲートに入力される信号線のみインバータ１，２によ
り高速に動作させることにより決定する。
３及びＮＭＯＳトランジスタＱ１，Ｑ２からなるＮＯＲ
ゲート５１〜５ｎ，６１〜６ｎによりメモリセルワード
線Ｗ１０，Ｗ２０を駆動する。これらＮＯＲゲート５１
〜５ｎ，６１〜６ｎの縦積み選択信号ＸＳ１〜ＸＳｎを
ゲート入力とするＮＭＯＳトランジスタＱ２のドレイン
に抵抗Ｒ２を挿入して縦積みを非選択にする信号をなま
らせ、ワード線の切り換えによる放電電流の放電時間を
遅くしている。この構成により接地配線の電位変動を押
え、非選択とするスピードは縦積み選択用トランジスタ
のゲートに入力される信号線のみインバータ１，２によ
り高速に動作させることにより決定する。
【００２５】
【発明の効果】以上説明したように、本発明は、縦積み
選択信号を受けてメモリセルワード線を駆動する信号側
のみその動作速度を鈍らせる事により、アクセススピー
ドを劣化させずに、ワード線を切り換える毎に行われる
配線容量およびメモリセルのゲート容量の放電による電
源、及び接地配線の電位変動が電源、接地配線を介して
内部の回路を誤動作するのを押えることができるという
効果が有る。
選択信号を受けてメモリセルワード線を駆動する信号側
のみその動作速度を鈍らせる事により、アクセススピー
ドを劣化させずに、ワード線を切り換える毎に行われる
配線容量およびメモリセルのゲート容量の放電による電
源、及び接地配線の電位変動が電源、接地配線を介して
内部の回路を誤動作するのを押えることができるという
効果が有る。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】従来の半導体記憶装置の一例を示す回路図あ
る。
る。
Ｂ１ ビット線 Ｗ１０，Ｗ２０ ワード線 ＸＭ１〜ＸＭｎ ワード選択信号 ＸＳ１〜ＸＳｎ 縦積みブロック選択信号 ＭＣ１１〜ＭＣ１ｎ，ＭＣ２１〜ＭＣ２ｎ メモリセ
ルトランジスタ ＭＳ１，ＭＳ２，Ｑ１，Ｑ２ ＮＭＯＳトランジスタ Ｑ３，Ｑ４ ＰＭＯＳトランジスタ Ｒ１，Ｒ２ 抵抗 １〜６ インバータ回路 ３１〜３ｎ，４１〜４ｎ，５１〜５ｎ，６１〜６ｎ
ＮＯＲ回路
ルトランジスタ ＭＳ１，ＭＳ２，Ｑ１，Ｑ２ ＮＭＯＳトランジスタ Ｑ３，Ｑ４ ＰＭＯＳトランジスタ Ｒ１，Ｒ２ 抵抗 １〜６ インバータ回路 ３１〜３ｎ，４１〜４ｎ，５１〜５ｎ，６１〜６ｎ
ＮＯＲ回路
Claims (5)
- 【請求項１】 直列接続されたメモリセル群を選択する
複数の第１の行選択信号と前記メモリセル群の中から任
意のメモリセルを選択する複数の第２の行選択信号とを
入力してそれぞれ当該メモリセルのワード線を駆動する
複数のワード駆動回路と、前記第１の行選択信号を入力
して前記各メモリセル群に直列接続したメモリセル群選
択用トランシジスタの１つを選択する複数の選択回路と
を有する半導体記憶装置において、 前記ワード駆動回路は、前記第１の行選択信号を入力し
て前記メモリセル群を非選択にする切換え速度を、前記
第２の行選択信号を入力して前記任意のメモリセルを非
選択にする切換え速度よりも遅くする動作遅延手段を設
けたことを特徴とする半導体記憶装置。 - 【請求項２】 ワード駆動回路が、第１の行選択信号お
よび第２の行選択信号を入力するＮＯＲゲートからなる
請求項１記載の半導体記憶装置。 - 【請求項３】 ＮＯＲゲートが、並列接続したＮＭＯＳ
トランジスタと少くとも１個のＰＭＯＳトランジスタと
を直列接続して構成される請求項２記載の半導体記憶装
置。 - 【請求項４】 ＮＯＲゲートが、ＮＭＯＳトランジスタ
およびＰＭＯＳトランジスタの各ゲードに第１の行選択
信号および第２の行選択信号をそれぞれ接続して構成さ
れる請求項３記載の半導体記憶装置。 - 【請求項５】 動作遅延手段が、ＮＯＲゲートのメモリ
セル群選択用トランジスタのドレインに抵抗を挿入した
回路からなる請求項２，３または４記載の半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28294095A JP2910644B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体記憶装置 |
| TW085112986A TW315521B (ja) | 1995-10-31 | 1996-10-23 | |
| US08/736,403 US5768209A (en) | 1995-10-31 | 1996-10-24 | Semiconductor memory with NAND type memory cells having NOR gate operation delay means |
| KR1019960050254A KR100237118B1 (ko) | 1995-10-31 | 1996-10-30 | 난드형 메모리 셀을 구비한 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28294095A JP2910644B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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