JP2910644B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にNAND型メモリセルを用いた半導体記憶装
置に関する。
関し、特にNAND型メモリセルを用いた半導体記憶装
置に関する。
【0002】
【従来の技術】この種の従来の半導体記憶装置におい
て、NAND型メモリセルを選択するデコード方式に
は、非選択ワード線をハイレベルとする方法として2つ
の方法がある。その1つは、ワード線全てを常時ハイレ
ベルとして選択メモリセルのワード線のみをロウレベル
に切り換える方法で、他の1つは、ワード線を常時ロウ
レベルとして、選択する縦積みメモリセル群(以下縦積
みという)の非選択メモリセルのワード線のみハイレベ
ルにする方法である。後者の方法は、メモリセルに加わ
るストレスを最小限に抑えるために主として用いられて
いる。ここでは、後者のデコード回路の一例を図3によ
り説明する。
て、NAND型メモリセルを選択するデコード方式に
は、非選択ワード線をハイレベルとする方法として2つ
の方法がある。その1つは、ワード線全てを常時ハイレ
ベルとして選択メモリセルのワード線のみをロウレベル
に切り換える方法で、他の1つは、ワード線を常時ロウ
レベルとして、選択する縦積みメモリセル群(以下縦積
みという)の非選択メモリセルのワード線のみハイレベ
ルにする方法である。後者の方法は、メモリセルに加わ
るストレスを最小限に抑えるために主として用いられて
いる。ここでは、後者のデコード回路の一例を図3によ
り説明する。
【0003】図3において、MC11〜1n,21〜2
nはNMOSメモリセル、MS1,MS2は縦積み選択
用NMOSエンハンスメントトランジスタ、1,2はイ
ンバータ(INV)、31〜3n,41〜4nはワード
駆動回路となるNORゲートである。またNORゲート
31〜3n,41〜4nは、並列接続したNMOSトラ
ンジスタQ1,Q2と直列接続したPMOSトランジス
タQ3,Q4とを直列接続して構成される。
nはNMOSメモリセル、MS1,MS2は縦積み選択
用NMOSエンハンスメントトランジスタ、1,2はイ
ンバータ(INV)、31〜3n,41〜4nはワード
駆動回路となるNORゲートである。またNORゲート
31〜3n,41〜4nは、並列接続したNMOSトラ
ンジスタQ1,Q2と直列接続したPMOSトランジス
タQ3,Q4とを直列接続して構成される。
【0004】これらNORゲート31〜3n,41〜4
nは、直列接続された縦積みメモリセル群(MC11〜
1n,…MC21〜2n)が縦積みブロック選択信号X
S1〜nにより選択され、またメモリセル群の中から任
意のメモリセルをワード選択信号XM1〜nにより選択
されてメモリセルワード線(W10,20)と接続さ
れ、これらメモリセルワード線(W10,20)により
メモリセルMC11〜1n,21〜2nの各ゲートが駆
動される。
nは、直列接続された縦積みメモリセル群(MC11〜
1n,…MC21〜2n)が縦積みブロック選択信号X
S1〜nにより選択され、またメモリセル群の中から任
意のメモリセルをワード選択信号XM1〜nにより選択
されてメモリセルワード線(W10,20)と接続さ
れ、これらメモリセルワード線(W10,20)により
メモリセルMC11〜1n,21〜2nの各ゲートが駆
動される。
【0005】ここでメモリセルMC21からメモリセル
MC11を選択切り換えする場合の動作を考える。
MC11を選択切り換えする場合の動作を考える。
【0006】縦積み選択信号XS1およびワード選択信
号XM2〜XMnをハイレベルからロウレベルに切り換
え、これらをNORゲート32〜3nで受けることによ
って、選択縦積みの非選択ワード線をハイレベルとし、
ワード線選択信号XM1をロウレベルからハイレベルに
切り換えることにより、NORゲート31の出力がロウ
レベルとなり、選択メモリMC11のワード線がロウレ
ベルとなり選択される。
号XM2〜XMnをハイレベルからロウレベルに切り換
え、これらをNORゲート32〜3nで受けることによ
って、選択縦積みの非選択ワード線をハイレベルとし、
ワード線選択信号XM1をロウレベルからハイレベルに
切り換えることにより、NORゲート31の出力がロウ
レベルとなり、選択メモリMC11のワード線がロウレ
ベルとなり選択される。
【0007】非選択となるメモリセルMC21を有する
縦積みメモリセル群は、縦積みブロック選択信号XSn
をハイレベルとする事により、メモリセルMC21〜M
C2nの全てのゲートとトランジスタ2のゲートがロウ
レベルとなり非選択となる。
縦積みメモリセル群は、縦積みブロック選択信号XSn
をハイレベルとする事により、メモリセルMC21〜M
C2nの全てのゲートとトランジスタ2のゲートがロウ
レベルとなり非選択となる。
【0008】
【発明が解決しようとする課題】この従来の半導体記憶
装置においては、各ワード線W10,W20・・・には
数多くのメモリセルが接続され、配線容量およびこのメ
モリセルのゲート容量がワード線を切り換える毎に充放
電される。特に、NAND型メモリセルでは縦積みメモ
リセル群を切り換える場合、非選択メモリセルのワード
線が複数本同時に放電を行う事になる。この放電に伴う
接地配線の電位変動が接地配線を介して内部の回路を誤
動作させてしまうという問題点があった。
装置においては、各ワード線W10,W20・・・には
数多くのメモリセルが接続され、配線容量およびこのメ
モリセルのゲート容量がワード線を切り換える毎に充放
電される。特に、NAND型メモリセルでは縦積みメモ
リセル群を切り換える場合、非選択メモリセルのワード
線が複数本同時に放電を行う事になる。この放電に伴う
接地配線の電位変動が接地配線を介して内部の回路を誤
動作させてしまうという問題点があった。
【0009】本発明の目的は、これらの問題を解決し、
接地配線の電位変動による誤動作を防止した半導体記憶
装置を提供することにある。
接地配線の電位変動による誤動作を防止した半導体記憶
装置を提供することにある。
【0010】
【課題を解決するための手段】本発明の構成は。直列接
続されたメモリセル群を選択する複数の第1の行選択信
号と前記メモリセル群の中から任意のメモリセルを選択
する複数の第2の行選択信号とを入力してそれぞれ当該
メモリセルのワード線を駆動する複数のワード駆動回路
と、前記第1の行選択信号を入力して前記各メモリセル
群に直列接続したメモリセル群選択用トランシジスタの
1つを選択する複数の選択回路とを有する半導体記憶装
置において、前記ワード駆動回路は、前記第1の行選択
信号を入力して前記メモリセル群を非選択にする切換え
速度を、前記第2の行選択信号を入力して前記任意のメ
モリセルを非選択にする切換え速度よりも遅くする動作
遅延手段を設けたことを特徴とする。
続されたメモリセル群を選択する複数の第1の行選択信
号と前記メモリセル群の中から任意のメモリセルを選択
する複数の第2の行選択信号とを入力してそれぞれ当該
メモリセルのワード線を駆動する複数のワード駆動回路
と、前記第1の行選択信号を入力して前記各メモリセル
群に直列接続したメモリセル群選択用トランシジスタの
1つを選択する複数の選択回路とを有する半導体記憶装
置において、前記ワード駆動回路は、前記第1の行選択
信号を入力して前記メモリセル群を非選択にする切換え
速度を、前記第2の行選択信号を入力して前記任意のメ
モリセルを非選択にする切換え速度よりも遅くする動作
遅延手段を設けたことを特徴とする。
【0011】また本発明の構成において、ワード駆動回
路が、第1の行選択信号および第2の行選択信号を入力
するNORゲートからなることもでき、NORゲート
が、並列接続したNMOSトランジスタと少くとも1個
のPMOSトランジスタとを直列接続して構成されるこ
ともでき、また動作遅延手段が、NORゲートのメモリ
セル群選択用トランジスタのドレインに抵抗を挿入した
回路からなることもできる。
路が、第1の行選択信号および第2の行選択信号を入力
するNORゲートからなることもでき、NORゲート
が、並列接続したNMOSトランジスタと少くとも1個
のPMOSトランジスタとを直列接続して構成されるこ
ともでき、また動作遅延手段が、NORゲートのメモリ
セル群選択用トランジスタのドレインに抵抗を挿入した
回路からなることもできる。
【0012】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。図1は本発明の一実施の形態を示す半導体
記憶装置の回路図である。図において、図3と同様に、
NMOSメモリセルMC11〜1n,21〜2n、縦積
み選択用NMOSエンハンスメントトランジスタMS
1,MS2、インバータ1,2、ワード駆動回路となる
NORゲート31〜3n,41〜4nから構成される。
本実施形態では、ワード駆動回路となるNORゲート3
1〜3n,41〜4nの構成が相違している。
て説明する。図1は本発明の一実施の形態を示す半導体
記憶装置の回路図である。図において、図3と同様に、
NMOSメモリセルMC11〜1n,21〜2n、縦積
み選択用NMOSエンハンスメントトランジスタMS
1,MS2、インバータ1,2、ワード駆動回路となる
NORゲート31〜3n,41〜4nから構成される。
本実施形態では、ワード駆動回路となるNORゲート3
1〜3n,41〜4nの構成が相違している。
【0013】すなわち、NORゲートとしては、並列接
続したNMOSトランジスタQ1,Q2と直列接続した
PMOSトランジスタQ3,Q4とを直列接続して構成
されるが、NORゲートの動作の立上り(立下り)を遅
らせる手段として、NMOSトランジスタQ2のドレイ
ン側にのみ抵抗R1が挿入されている点が相違してい
る。
続したNMOSトランジスタQ1,Q2と直列接続した
PMOSトランジスタQ3,Q4とを直列接続して構成
されるが、NORゲートの動作の立上り(立下り)を遅
らせる手段として、NMOSトランジスタQ2のドレイ
ン側にのみ抵抗R1が挿入されている点が相違してい
る。
【0014】なお、NORゲート31〜3n,41〜4
nの選択も、ワード選択信号(第2の行選択信号)XM
1〜nおよび縦積みブロック選択信号(第1の行選択信
号)XS1〜nにより行われ、これらは、メモリセルワ
ード線(W10,20)を介してメモリセルMC11〜
1n,21〜2nのゲートに接続されている。
nの選択も、ワード選択信号(第2の行選択信号)XM
1〜nおよび縦積みブロック選択信号(第1の行選択信
号)XS1〜nにより行われ、これらは、メモリセルワ
ード線(W10,20)を介してメモリセルMC11〜
1n,21〜2nのゲートに接続されている。
【0015】メモリセルMC21からメモリセルMC1
1を選択切り換えする場合の動作を考えると、縦積みブ
ロック選択信号XS1およびワード選択信号XM2〜X
Mnをハイレベルからロウレベルに切り換え、これらを
NORゲートNOR31〜3nで受けることによって、
選択縦積みの非選択ワード線をハイレベルとし、ワード
線選択信号XM1をロウレベルからハイレベルに切り換
えることにより、選択メモリセルMC11のワード線が
ロウレベルとなり選択される。
1を選択切り換えする場合の動作を考えると、縦積みブ
ロック選択信号XS1およびワード選択信号XM2〜X
Mnをハイレベルからロウレベルに切り換え、これらを
NORゲートNOR31〜3nで受けることによって、
選択縦積みの非選択ワード線をハイレベルとし、ワード
線選択信号XM1をロウレベルからハイレベルに切り換
えることにより、選択メモリセルMC11のワード線が
ロウレベルとなり選択される。
【0016】非選択となるメモリセルMC21を有する
縦積みメモリセル群は、縦積み選択信号XSnをハイレ
ベルとする事により、メモリセルMC21〜MC2nの
全てのゲートとトランジスタMS2のゲートがロウレベ
ルとなり非選択となる。
縦積みメモリセル群は、縦積み選択信号XSnをハイレ
ベルとする事により、メモリセルMC21〜MC2nの
全てのゲートとトランジスタMS2のゲートがロウレベ
ルとなり非選択となる。
【0017】ここで選択切り換えスピードを考えた場
合、メモリセルMC11を選択するには、非選択のメモ
リセルMC12〜MC1nのワード線全てと縦積み選択
用トランジスタMS1のワード線が両方ともにハイレベ
ルとなった時、真の情報が得られる。これに対しメモリ
セルMC21を非選択とするには、メモリセルMC21
を含む縦積みの中で少なくとも1個のNMOSエンハン
スメントトランジスタのゲートがロウレベルとなればよ
い。
合、メモリセルMC11を選択するには、非選択のメモ
リセルMC12〜MC1nのワード線全てと縦積み選択
用トランジスタMS1のワード線が両方ともにハイレベ
ルとなった時、真の情報が得られる。これに対しメモリ
セルMC21を非選択とするには、メモリセルMC21
を含む縦積みの中で少なくとも1個のNMOSエンハン
スメントトランジスタのゲートがロウレベルとなればよ
い。
【0018】そこで、本実施形態では、図1に示すよう
にNORゲート31〜3nおよび41〜4nの縦積み選
択信号XS1〜XSnをゲート入力とするNMOSトラ
ンジスタのドレインに抵抗R1を挿入して縦積みを非選
択にする信号をなまらせ、ワード線の切り換えによる放
電電流の放電時間を遅くすることにより、接地配線の電
位変動を押え、非選択とするスピードは縦積み選択用ト
ランジスタのゲートに入力される信号線のみインバータ
1,2により高速に動作させることにより決定する。
にNORゲート31〜3nおよび41〜4nの縦積み選
択信号XS1〜XSnをゲート入力とするNMOSトラ
ンジスタのドレインに抵抗R1を挿入して縦積みを非選
択にする信号をなまらせ、ワード線の切り換えによる放
電電流の放電時間を遅くすることにより、接地配線の電
位変動を押え、非選択とするスピードは縦積み選択用ト
ランジスタのゲートに入力される信号線のみインバータ
1,2により高速に動作させることにより決定する。
【0019】ここで接地配線の電位変動ΔVは、接地配
線に付く寄生インダクタンスをL、単位時間当たりの電
流変化量をdi/dtとすると、 ΔV=L・di/dt となり、電流変化量に比例する。
線に付く寄生インダクタンスをL、単位時間当たりの電
流変化量をdi/dtとすると、 ΔV=L・di/dt となり、電流変化量に比例する。
【0020】例えば、NORゲート31〜、n,41〜
4nのNMOSトランジスタQ1,Q2のオン抵抗を5
00Ω、抵抗R1を500Ωとして、その他寄生素子の
影響の無い理想状態を考えた時、このNMOSトランジ
スタQ1,Q2のゲートに0nsで変化する理想パルス
が入力された場合、接地配線に流れる電流ピーク値が最
大の場合を考えれば抵抗R1が無い時と比べて1/2と
なるので電位変動ΔVも1/2となる。
4nのNMOSトランジスタQ1,Q2のオン抵抗を5
00Ω、抵抗R1を500Ωとして、その他寄生素子の
影響の無い理想状態を考えた時、このNMOSトランジ
スタQ1,Q2のゲートに0nsで変化する理想パルス
が入力された場合、接地配線に流れる電流ピーク値が最
大の場合を考えれば抵抗R1が無い時と比べて1/2と
なるので電位変動ΔVも1/2となる。
【0021】前述したように、非選択となる縦積みのワ
ード線を全てロウレベルとするのはメモリセルのゲート
に加わるストレスを最小限に押えるためであるが、これ
はストレスの加わる時間を最小限に押えると言うことで
ある。
ード線を全てロウレベルとするのはメモリセルのゲート
に加わるストレスを最小限に押えるためであるが、これ
はストレスの加わる時間を最小限に押えると言うことで
ある。
【0022】例えば1本のワード線に1Kbitメモリ
セルを接続し、縦積み段数16(n=16)、縦積み数
64とすれば全記憶容量が1Mbitとなるが、このよ
うな半導体記憶装置においても各メモリセルを平均して
使用すれば、任意のメモリセルにストレスが加わる時間
は、全ワード線をハイレベルにしておく方式の1/64
となる。ここで上述した非選択とする縦積みのワード線
の立下りスピードを動作レートの2倍としても、例えば
動作レートを100nsとしてワード線の立下りスピー
ドを200nsとしても、ストレスの加わる時間は、1
/32となるだけでストレス緩和の効果としては十分作
用する。
セルを接続し、縦積み段数16(n=16)、縦積み数
64とすれば全記憶容量が1Mbitとなるが、このよ
うな半導体記憶装置においても各メモリセルを平均して
使用すれば、任意のメモリセルにストレスが加わる時間
は、全ワード線をハイレベルにしておく方式の1/64
となる。ここで上述した非選択とする縦積みのワード線
の立下りスピードを動作レートの2倍としても、例えば
動作レートを100nsとしてワード線の立下りスピー
ドを200nsとしても、ストレスの加わる時間は、1
/32となるだけでストレス緩和の効果としては十分作
用する。
【0023】図2は本発明の第2の実施の形態を示す回
路図である。この回路は、図1のNOR回路31〜3
n,41〜4nの代りに、ワード選択信号XM1〜nと
共にこれらワード選択信号XM1〜nをインバータ3〜
6をにより反転した信号を入力しているので、別のタイ
プのNOR回路51〜5n,61〜6nを設けなもので
ある。そのためNOR回路51〜5n,61〜6nは、
NOR回路31〜3n,41〜4nの内部のPMOSト
ランジスタQ4を削除し、PMOSトランジスタQ3の
電源の代りにワード選択信号XM1〜nが接続された構
成となっている。
路図である。この回路は、図1のNOR回路31〜3
n,41〜4nの代りに、ワード選択信号XM1〜nと
共にこれらワード選択信号XM1〜nをインバータ3〜
6をにより反転した信号を入力しているので、別のタイ
プのNOR回路51〜5n,61〜6nを設けなもので
ある。そのためNOR回路51〜5n,61〜6nは、
NOR回路31〜3n,41〜4nの内部のPMOSト
ランジスタQ4を削除し、PMOSトランジスタQ3の
電源の代りにワード選択信号XM1〜nが接続された構
成となっている。
【0024】本実施形態では、PMOSトランジスタQ
3及びNMOSトランジスタQ1,Q2からなるNOR
ゲート51〜5n,61〜6nによりメモリセルワード
線W10,W20を駆動する。これらNORゲート51
〜5n,61〜6nの縦積み選択信号XS1〜XSnを
ゲート入力とするNMOSトランジスタQ2のドレイン
に抵抗R2を挿入して縦積みを非選択にする信号をなま
らせ、ワード線の切り換えによる放電電流の放電時間を
遅くしている。この構成により接地配線の電位変動を押
え、非選択とするスピードは縦積み選択用トランジスタ
のゲートに入力される信号線のみインバータ1,2によ
り高速に動作させることにより決定する。
3及びNMOSトランジスタQ1,Q2からなるNOR
ゲート51〜5n,61〜6nによりメモリセルワード
線W10,W20を駆動する。これらNORゲート51
〜5n,61〜6nの縦積み選択信号XS1〜XSnを
ゲート入力とするNMOSトランジスタQ2のドレイン
に抵抗R2を挿入して縦積みを非選択にする信号をなま
らせ、ワード線の切り換えによる放電電流の放電時間を
遅くしている。この構成により接地配線の電位変動を押
え、非選択とするスピードは縦積み選択用トランジスタ
のゲートに入力される信号線のみインバータ1,2によ
り高速に動作させることにより決定する。
【0025】
【発明の効果】以上説明したように、本発明は、縦積み
選択信号を受けてメモリセルワード線を駆動する信号側
のみその動作速度を鈍らせる事により、アクセススピー
ドを劣化させずに、ワード線を切り換える毎に行われる
配線容量およびメモリセルのゲート容量の放電による電
源、及び接地配線の電位変動が電源、接地配線を介して
内部の回路を誤動作するのを押えることができるという
効果が有る。
選択信号を受けてメモリセルワード線を駆動する信号側
のみその動作速度を鈍らせる事により、アクセススピー
ドを劣化させずに、ワード線を切り換える毎に行われる
配線容量およびメモリセルのゲート容量の放電による電
源、及び接地配線の電位変動が電源、接地配線を介して
内部の回路を誤動作するのを押えることができるという
効果が有る。
【図1】本発明の第1の実施の形態を示す回路図であ
る。
る。
【図2】本発明の第2の実施の形態を示す回路図であ
る。
る。
【図3】従来の半導体記憶装置の一例を示す回路図あ
る。
る。
B1 ビット線 W10,W20 ワード線 XM1〜XMn ワード選択信号 XS1〜XSn 縦積みブロック選択信号 MC11〜MC1n,MC21〜MC2n メモリセ
ルトランジスタ MS1,MS2,Q1,Q2 NMOSトランジスタ Q3,Q4 PMOSトランジスタ R1,R2 抵抗 1〜6 インバータ回路 31〜3n,41〜4n,51〜5n,61〜6n
NOR回路
ルトランジスタ MS1,MS2,Q1,Q2 NMOSトランジスタ Q3,Q4 PMOSトランジスタ R1,R2 抵抗 1〜6 インバータ回路 31〜3n,41〜4n,51〜5n,61〜6n
NOR回路
Claims (5)
- 【請求項1】 直列接続されたメモリセル群を選択する
複数の第1の行選択信号と前記メモリセル群の中から任
意のメモリセルを選択する複数の第2の行選択信号とを
入力してそれぞれ当該メモリセルのワード線を駆動する
複数のワード駆動回路と、前記第1の行選択信号を入力
して前記各メモリセル群に直列接続したメモリセル群選
択用トランシジスタの1つを選択する複数の選択回路と
を有する半導体記憶装置において、 前記ワード駆動回路は、前記第1の行選択信号を入力し
て前記メモリセル群を非選択にする切換え速度を、前記
第2の行選択信号を入力して前記任意のメモリセルを非
選択にする切換え速度よりも遅くする動作遅延手段を設
けたことを特徴とする半導体記憶装置。 - 【請求項2】 ワード駆動回路が、第1の行選択信号お
よび第2の行選択信号を入力するNORゲートからなる
請求項1記載の半導体記憶装置。 - 【請求項3】 NORゲートが、並列接続したNMOS
トランジスタと少くとも1個のPMOSトランジスタと
を直列接続して構成される請求項2記載の半導体記憶装
置。 - 【請求項4】 NORゲートが、NMOSトランジスタ
およびPMOSトランジスタの各ゲードに第1の行選択
信号および第2の行選択信号をそれぞれ接続して構成さ
れる請求項3記載の半導体記憶装置。 - 【請求項5】 動作遅延手段が、NORゲートのメモリ
セル群選択用トランジスタのドレインに抵抗を挿入した
回路からなる請求項2,3または4記載の半導体記憶装
置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28294095A JP2910644B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体記憶装置 |
TW085112986A TW315521B (ja) | 1995-10-31 | 1996-10-23 | |
US08/736,403 US5768209A (en) | 1995-10-31 | 1996-10-24 | Semiconductor memory with NAND type memory cells having NOR gate operation delay means |
KR1019960050254A KR100237118B1 (ko) | 1995-10-31 | 1996-10-30 | 난드형 메모리 셀을 구비한 반도체 메모리 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28294095A JP2910644B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09128975A JPH09128975A (ja) | 1997-05-16 |
JP2910644B2 true JP2910644B2 (ja) | 1999-06-23 |
Family
ID=17659088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28294095A Expired - Fee Related JP2910644B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5768209A (ja) |
JP (1) | JP2910644B2 (ja) |
KR (1) | KR100237118B1 (ja) |
TW (1) | TW315521B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7507218B2 (en) * | 2004-04-26 | 2009-03-24 | Gyrus Acmi, Inc. | Stent with flexible elements |
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Publication number | Priority date | Publication date | Assignee | Title |
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