KR940018975A - 반도체 메모리 - Google Patents

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KR940018975A
KR940018975A KR1019940001007A KR19940001007A KR940018975A KR 940018975 A KR940018975 A KR 940018975A KR 1019940001007 A KR1019940001007 A KR 1019940001007A KR 19940001007 A KR19940001007 A KR 19940001007A KR 940018975 A KR940018975 A KR 940018975A
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마사시 아가따
히로노리 아까마쯔
히로히또 기꾸가와
아끼히로 사와다
슌이찌 이와나리
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모리시다 요이찌
마쯔시다 덴기 산교 가부시끼가이샤
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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Abstract

본 발명은 메모리셀의 내압을 희생하는 일 없이 충분한 데이터 유지시간을 확보할 수가 있는 실용적인 반도체 메모리를 제공하기 위한 것으로 외부 전원전압 Vcc는, 제1의 내부 전원전압 VPER Ｉ로서 주변회로(20)에 공급되고, 전원전압 제어회로(30)는 Vcc가 추장동작조건의 하한전압 VOL보다 낮은 경우에는 하이레벨의 전압제어신호 VSIG를, 그렇지 않을 경우에는 로우레벨의 VSIG를 출력하며, 전원회로(40)는 제2 및 제3의 내부 전원전압 VW, VWORD를 메모리셀부(10)에 공급한다. VW는 VSIG가 로우레벨의 경우에는 VPER Ｉ와 같고, VSIG가 하이레벨의 경우에는 VPER Ｉ를 승압한 전압이며, VWORD는 VW를 더욱 승압한 전압이고, VW가 메모리셀의 하이레벨의 데이터의 기록전압이 되도록 센스앰프열(15)의 이네이블 신호선에는 VW가 메모리셀어레이(11)의 워드선에는 VWORD가 각각 로우디코더(12)에서 공급되는 것을 특징으로 한 것이다.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 제1도중의 메모리셀부의 부분 상세구성으로 표시하는 회로도.

Claims (15)

  1. 전하유지형의 반도체 메모리에 있어서, 외부 전원전압에 비례한 제1의 내부 전원전압을 입력하고, 상기 제1의 내부 전원전압이 소정의 전압보다 높을 경우에는 상기 제1의 내부 전원전압과 같게 설정되고 상기 제1의 내부 전원전압이 상기 소정의 전압보다 낮을 경우에는 상기 제1의 내부 전원전압보다 높게 설정된 제2의 내부 전원전압과, 상기 제2의 내부 전원전압보다 높게 설정된 제3의 내부 전원전압을 각각 출력하기 위한 전원회로와, 전하를 유지하기 위한 커패시터와, 소스가 비트선에, 드레인이 상기 커패시터에, 게이트가 워드선에 각각 접속된 MOS 트렌지스터를 가지는 메모리셀회로와, 소스가 센스이네이블 신호선에, 드레인이 상기 비트선에, 각각 접속되어 또한 상기 비트선의 전압을 증폭하도록 게이트에 도통신호가 인가되는 MOS 트렌지스터를 가지는 센스앰프 회로와, 상기 전원회로에서 출력된 제2의 내부 전원전압을 상기 센스이네이블 신호선에, 상기 전원회로에서 출력된 제3의 내부 전원전압을 상기 워드선에 각각 공급하기 위한 로우디코더를 구비한 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 소스가 데이터선에, 드레인이 상기 비트선에, 게이트가 컬럼선에 각각 접속된 MOS 트랜지스터를 가지는 컬럼스위치회로와, 상기 전원회로에서 출력된 제2의 내부 전원전압을 상기 컬럼선에 공급하기 위한 컬럼디코더를 더욱 구비한 것을 특징으로 하는 반도체 메모리.
  3. 전하유지형의 반도체 메모리에 있어서, 외부 전원전압에 비례한 제1의 내부 전원전압을 입력하고, 상기 제1의 내부 전원전압이 소정의 전압보다 높을 경우에는 상기 제1의 내부 전원전압과 같게 설정되고 상기 제1의 내부 전원전압이 상기 소정의 전압보다 낮을 경우에는 상기 제1의 내부 전원전압 보다 높게 설정된 제2의 내부 전원전압과, 상기 제2의 내부 전원전압보다 높게 설정된 제3의 내부 전원전압을 각각 출력하기 위한 전원회로와, 전하를 유지하기 위한 제1의 커패시터와, 소스가 제1의 비트선에, 드레인이 상기 제1의 커패시터에, 게이트가 워드선에 각각 접속된 MOS 트랜지스터를 가지는 제1의 메모리셀회로와, 소스가 공통 비트선에, 드레인이 상기 제1의 비트선에, 게이트가 제1의 쉐어드 스위치 신호선에 각각 접속된 MOS 트랜지스터를 가지는 제1의 쉐어드 스위치회로와, 전하를 유지하기 위한 제2의 커패시터와, 소스가 제2의 비트선에, 드레인이 상기 제2의 커패시터에, 게이트가 상기 워드선에 각각 접속된 MOS 트랜지스터를 가지는 제2의 메모리셀회로와, 소스가 상기 공통 비트선에, 드레인이 상기 제2의 비트선에, 게이트가 제2의 쉐어드 스위치 신호선에 각각 접속된 MOS 트랜지스터를 가지는 제2의 쉐어드 스위치회로와, 소스가 센스이네이블 신호선에, 드레인이 상기 공통 비트선에 각각 접속되고, 또한 상기 공통 비트선의 전압을 증폭하도록 게이트에 도통신호가 인가되는 MOS 트랜지스터를 가지는 센스앰프회로와, 상기 전원회로에서 출력된 제2의 내부 전원전압을 상기 센스이네이블 신호선에, 상기 전원회로에서 출력된 제3의 내부 전원전압을 상기 워드선에, 상기 전원회로에서 출력된 제3의 내부 전원전압을 선택적으로 상기 제1 및 제2의 쉐어드 스위치 신호선에 각각 공급하기 위한 로우디코더를 구비한 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 소스가 데이터선에, 드레인이 상기 공통 비트선에, 게이트가 컬럼선에 각각 접속된 MOS 트랜지스터를 가지는 컬럼스위치회로와, 상기 전원회로에서 출력된 제2의 내부 전원전압을 상기 컬럼선에 공급하기 위한 컬럼디코더를 더욱 구비한 것을 특징으로 하는 반도체 메모리.
  5. 제1항 또는 제3항에 있어서, 상기 전원회로는 상기 외부 전원전압을 그대로 상기 제1의 내부 전원전압으로서 입력하는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 상기 소정의 전압은 상기 외부 전원전압에 관한 추장동작조건의 전압범위중의 하한전압인 것을 특징으로 하는 반도체 메모리.
  7. 제1항 또는 제3항에 있어서, 상기 외부 전원전압을 입력하고, 상기 입력된 외부 전원전압을 강압한 전압을 상기 제1의 내부 전원전압으로서 상기 전원회로에 공급하기 위한 강압회로를 더욱 구비한 것을 특징으로 하는 반도체 메모리.
  8. 제7항에 있어서, 상기 소정의 전압은 상기 외부 전원전압에 관한 추장동작조건의 전압범위중의 하한전압에 대응한 전압인 것을 특징으로 하는 반도체 메모리.
  9. 제1항 또는 제3항에 있어서, 상기 전원회로는 상기 입력된 제1의 내부 전원전압에서 상기 제2의 내부 전원전압을 생성하기 위한 제1의 승압회로와, 상기 제1의 승압회로에 의해 생성된 제2의 내부 전원전압에서 상기 제3의 내부 전원전압을 생성하기 위한 제2의 승압회로를 구비한 것을 특징으로 하는 반도체 메모리.
  10. 제9항에 있어서, 상기 전원회로는 상기 제1의 내부 전원전압과 상기 제2의 내부 전원전압과의 차를 하나의 MOS 트랜지스터의 임계치전압 이하로 유지하도록 상기 제1의 내부 전원전압과 상기 제2의 내부 전원전압과의 비교결과를 상기 제1의 승압회로에 공급하기 위한 비교기를 더욱 구비한 것을 특징으로 하는 반도체 메모리.
  11. 제1항 또는 제3항에 있어서, 상기 제2의 내부 전원전압과 상기 제3의 내부 전원전압과의 차는 하나의 MOS 트랜지스터의 임계치전압 이상인 것을 특징으로 하는 반도체 메모리.
  12. 제1항 또는 제3항에 있어서, 상기 제1의 내부 전원전압을 입력하고, 상기 입력된 제1의 내부 전원전압의 크기에 따라 상기 전원회로에서의 상기 제2의 내부 전원전압의 설정의 질환을 제어하도록 상기 전원회로에 전압 제어신호를 공급하기 위한 전원전압 제어회로를 더욱 구비한 것을 특징으로 하는 반도체 메모리.
  13. 제12항에 있어서, 상기 전원전압 제어회로는, 상기 입력된 제1의 내부 전원전압과 상기 소정의 전압과를 비교하여 상기 비교의 결과에 따른 논리신호를 상기 전압제어신호로서 출력하기 위한 비교기를 구비한 것을 특징으로 하는 반도체 메모리.
  14. 제12항에 있어서, 상기 전원전압 제어회로는, 전하를 유지하기 위한 더미커패시터와, 상기 더미커패시터를 일정 시간만 충전하도록 더미커패시터와 상기 제1의 내부 전원전압의 공급선과의 사이에 개재한 스위치소자와, 상기 더미커패시터의 전압변화를 감시하여 상기 감시의 결과에 따른 논리신호를 상기 전압제어신호로서 출력하기 위한 감시수단을 구비한 것을 특징으로 하는 반도체 메모리.
  15. 전하유지형의 반도체 메모리에서의 메모리셀에의 기록전압의 공급방법에 있어서, 외부 전원전압에 비례한 내부 전원전압이 소정의 전압보다 높은가 어떤가를 판단하는 스텝과, 메모리셀에 기록되어야 할 하이레벨의 데이터의 전압으로서, 상기 내부 전원접압이 상기 소정의 전압보다 높은 경우에는 상기 내부 전원전압을, 상기 내부 전원전압이 상기 소정의 전압보다 낮을 경우에는 상기 내부 전원전압보다 높은 전압을 각각 선택하는 스텝을 구비한 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940001007A 1993-01-27 1994-01-20 반도체 메모리 KR0140673B1 (ko)

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