JPWO2020029711A5 - - Google Patents

Description

或いは、前記表示パネルは、多重化回路とデータ駆動回路とをさらに備え、前記データ駆動回路は第１のデータ信号出力端子を備え、前記表示パネルの前記駆動方法は、前記第１の書き込み周期において前記第１のデータ信号出力端子に前記第１のデータ線を接続して、前記第１のデータ信号を前記第１のデータ線に書き込むことと、前記第２の書き込み周期において前記第１のデータ信号出力端子に前記第２のデータ線を接続して、前記第２のデータ信号を前記第２のデータ線に書き込むこととをさらに含んでもよい。

ステップＳ４０１は、第２の書き込み周期において、第１のデータ信号出力端子に第２のデータ線を接続して、第２のデータ信号を第２のデータ線に書き込むことを含む。

Claims (21)

1. 第１の画素ユニットと第２の画素ユニットとを備える画素ユニット群と、第１の走査信号端子と第２の走査信号端子とを備える走査回路と、を備え、
   前記第１の画素ユニットと前記第２の画素ユニットとは、第１の画素回路と第２の画素回路とをそれぞれ備え、前記第１の画素回路は、第１のゲート制御端子と第１の発光制御端子とを備え、前記第２の画素回路は、第２のゲート制御端子と第２の発光制御端子とを備え、
   前記第１の走査信号端子は、前記第１の画素ユニットと前記第２の画素ユニットとに同一のゲート信号を同時に供給するように構成され、及び／又は前記第２の走査信号端子は、前記第１の画素ユニットと前記第２の画素ユニットとに同一の発光制御信号を同時に供給するように構成される、表示パネル。
2. 少なくとも１本のゲート線をさらに備え、
   前記第１の走査信号端子は、前記少なくとも１本のゲート線を介して前記第１のゲート制御端子と前記第２のゲート制御端子とに接続され、前記少なくとも１本のゲート線を介して前記第１の画素ユニットと前記第２の画素ユニットとに前記同一のゲート信号を同時に供給する、請求項１に記載の表示パネル。
3. 少なくとも１本の発光制御線をさらに備え、
   前記第２の走査信号端子は、前記少なくとも１本の発光制御線を介して前記第１の発光制御端子と前記第２の発光制御端子とに接続され、前記第１の画素ユニットと前記第２の画素ユニットとに前記同一の発光制御信号を同時に供給する、請求項２に記載の表示パネル。
4. 第１のデータ線と、第２のデータ線とをさらに備え、
   前記第１のデータ線は、前記第１の画素回路に接続され、前記第２のデータ線は、前記第２の画素回路に接続されている、請求項１に記載の表示パネル。
5. 多重化回路と、データ駆動回路とをさらに備え、
   前記データ駆動回路は、第１のデータ信号出力端子を備え、前記多重化回路は、前記第１のデータ信号出力端子と、前記第１のデータ線と、前記第２のデータ線とに接続され、前記第１のデータ信号出力端子を前記第１のデータ線と前記第２のデータ線とに時分割的に電気的に接続するように構成される、請求項４に記載の表示パネル。
6. 前記多重化回路は、第１の選択回路と、第２の選択回路とを備え、
   前記第１の選択回路の第１の端子は前記第１のデータ線に接続され、前記第２の選択回路の第１の端子は前記第２のデータ線に接続され、前記第１の選択回路及び前記第２の選択回路の両方の第２の端子は前記第１のデータ信号出力端子に接続されている、請求項５に記載の表示パネル。
7. 前記第１の選択回路は第１の多重化トランジスタを備え、前記第２の選択回路は第２の多重化トランジスタを備え、
   前記第１の多重化トランジスタの第１の端子及び第２の端子は、前記第１の選択回路の前記第１の端子及び前記第２の端子としてそれぞれ構成され、前記第２の多重化トランジスタの第１の端子及び第２の端子は、前記第２の選択回路の前記第１の端子及び前記第２の端子としてそれぞれ構成される、請求項６に記載の表示パネル。
8. 前記第１の多重化トランジスタの制御端子と前記第２の多重化トランジスタの制御端子は同一の多重化制御信号を受信するように構成される、請求項７に記載の表示パネル。
9. 前記第１の多重化トランジスタと前記第２の多重化トランジスタとは逆の種類である、請求項８に記載の表示パネル。
10. 前記第１の多重化トランジスタと前記第２の多重化トランジスタとは同一の種類である、請求項８に記載の表示パネル。
11. 前記多重化回路は、インバータをさらに備え、前記インバータの一方の端子は前記第２の多重化トランジスタの前記制御端子に電気的に接続され、前記インバータの他方の端子は前記同一の多重化制御信号を受信するように構成される、請求項１０に記載の表示パネル。
12. 前記第１の多重化トランジスタの制御端子と前記第２の多重化トランジスタの制御端子とは、互いに反転している第１の多重化制御信号及び第２の多重化制御信号をそれぞれ受信するように構成され、前記第１の多重化トランジスタと前記第２の多重化トランジスタとは同一の種類である、請求項７に記載の表示パネル。
13. 前記多重化回路は、前記第１の多重化トランジスタ及び前記第２の多重化トランジスタの前記制御端子に前記同一の又は反転している多重化制御信号を供給するように構成された多重化信号発生回路をさらに備える、請求項８から１２のいずれか１項に記載の表示パネル。
14. 前記走査回路は、前記第１の走査信号端子を備える第１の走査サブ回路と、前記第２の走査信号端子を備える第２の走査サブ回路とを備える、請求項４から１３のいずれか１項に記載の表示パネル。
15. 前記第１の走査サブ回路は、カスケードされるように構成され、前記第１の走査信号端子を備える第１のシフトレジスタユニットを備え、前記第２の走査サブ回路は、カスケードされるように構成され、前記第２の走査信号端子を備える第２のシフトレジスタユニットを備える、請求項１４に記載の表示パネル。
16. 請求項１から１５のいずれか１項に記載の表示パネルを備える、表示装置。
17. 第１のサブ周期と第２のサブ周期とを順次含む第１の周期において、前記走査回路の前記第１の走査信号端子を用いて前記第１のゲート制御端子及び前記第２のゲート制御端子に前記ゲート信号を同時に供給することと、
    前記第１のサブ周期において、前記第１のデータ線を介して前記第１の画素回路に第１のデータ信号を、前記第２のデータ線を介して前記第２の画素回路に第２のデータ信号を書き込むことと、を含む、請求項４から１５のいずれか１項に記載の表示パネルの駆動方法。
18. 前記第１のサブ周期において、前記第１のデータ線を介して前記第１の画素回路に前記第１のデータ信号を、前記第２のデータ線を介して前記第２の画素回路に前記第２のデータ信号を書き込むことは、
    第１の書き込み周期において前記第１のデータ線に前記第１のデータ信号を書き込み、前記第１のサブ周期において前記第１の画素回路に前記第１のデータ信号を書き込むことと、
    第２の書き込み周期において前記第２のデータ線に前記第２のデータ信号を書き込み、前記第１のサブ周期において前記第２の画素回路に前記第２のデータ信号を書き込むことと、を含む、請求項１７に記載の表示パネルの駆動方法。
19. 前記第１の書き込み周期は前記第１のサブ周期の前に設けられかつ前記第１のサブ周期と時間的に隣接し、前記第２の書き込み周期は前記第１のサブ周期内に設けられ、
    前記第２の書き込み周期は前記第１のサブ周期の前に設けられかつ前記第１のサブ周期と時間的に隣接し、前記第１の書き込み周期は前記第２の書き込み周期の前に設けられかつ前記第２の書き込み周期と時間的に隣接している、請求項１８に記載の表示パネルの駆動方法。
20. 第２の周期において、前記走査回路の前記第２の走査信号端子を用いて、前記第１の発光制御端子と前記第２の発光制御端子とに前記同一の発光制御信号を同時に供給することをさらに含む、請求項１７から１９のいずれか１項に記載の表示パネルの駆動方法。
21. 前記表示パネルは、多重化回路とデータ駆動回路とをさらに備え、前記データ駆動回路は第１のデータ信号出力端子を備え、前記表示パネルの駆動方法は、
    前記第１の書き込み周期において前記第１のデータ信号出力端子に前記第１のデータ線を接続して、前記第１のデータ信号を前記第１のデータ線に書き込むことと、
    前記第２の書き込み周期において前記第１のデータ信号出力端子に前記第２のデータ線を接続して、前記第２のデータ信号を前記第２のデータ線に書き込むことと、をさらに含む、請求項２０に記載の表示パネルの駆動方法。