JPWO2018216294A1 - Ｄｃ／ｄｃコンバータ - Google Patents

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Abstract

制御部１０は、ＩＧＢＴ５ａ〜５ｄ、８ｂ、及び８ｄをスイッチング制御し、ＩＧＢＴ８ａ及び８ｃをオフ状態にし、ＩＧＢＴ５ａ〜５ｄ、８ｂ、及び８ｄのオンデューティを変化させることによって２次側コンバータ２００から出力される第１出力電力を調整する。ＩＧＢＴ５ｂ、５ｃ、及び８ｂが同期して所定の周期でスイッチングし、ＩＧＢＴ５ｄ及び８ｄがＩＧＢＴ５ｂ、５ｃ、及び８ｂに対して半周期ずれた状態（位相が１８０度ずれた状態）でスイッチングする。

Description

本発明は、ＤＣ／ＤＣコンバータに関する。
例えば特許文献１や非特許文献１にＤＡＢ（Dual Active Bridge）方式のＤＣ／ＤＣコンバータが開示されている。
特開２０１４−８７１３４号公報
平地克也、"平地研究室技術メモNo.20140310 ＤＡＢ方式ＤＣ／ＤＣコンバータ、2014年3月10日、舞鶴高専、［平成２９年４月１８日検索］、インターネット<ＵＲＬ：http://hirachi.cocolog-nifty.com/kh/files/20140310-1.pdf>
特許文献１で開示されているＤＣ／ＤＣコンバータは、起動時に還流期間と電力伝送期間とを繰り返しながら還流期間を徐々に短くしてソフトスタートを実現している。特許文献１で開示されているＤＣ／ＤＣコンバータでは、還流期間が長い場合に１次側のスイッチング回路では半分のスイッチング素子においてゼロ電圧スイッチング（以下、ＺＶＳともいう）が成立し、残り半分のスイッチング素子においてＺＶＳが不成立になる。そして、ＺＶＳが不成立になるスイッチング素子にはＤＣ／ＤＣコンバータの入力電圧と等しい電圧が印加されるため、ＺＶＳが不成立になるスイッチング素子のスイッチング損失が大きい。
非特許文献１には、ターンＯＮ時は完全なＺＶＳが可能であると記載されている。しかしながら、この記載は軽負荷時を想定していない。軽負荷時には、ターンＯＮさせるスイッチング素子に接続されているリアクトルに蓄積された励磁エネルギが小さくなる。そのため、当該スイッチング素子に並列接続されているコンデンサに貯まっている電荷の当該励磁エネルギによる引き抜きは、当該コンデンサに貯まっている電荷が無くなる前に終了してしまう。つまり、軽負荷時には、ターンＯＮ時にＺＶＳが不成立になる。
そして、非特許文献１に記載されたリアクトル電流の波形と動作モードのタイムチャートから、非特許文献１で開示されているＤＣ／ＤＣコンバータでは、１次側のフルブリッジと２次側のフルブリッジそれぞれにおいて、一方の対角に設けられた一対のスイッチング素子と他方の対角に設けられた一対のスイッチング素子とがデッドタイム期間を除いて固定周期で５０％のオンデューティで交互にオンしていることがわかる。したがって、軽負荷時に、１次側のフルブリッジ及び２次側のフルブリッジを構成する８個のスイッチング素子全てにおいてＺＶＳが不成立になってスイッチング損失が大きくなる場合があった。
本発明は、上記の状況に鑑み、ゼロ電圧スイッチングが不成立となるときのスイッチング損失を低減することができるＤＣ／ＤＣコンバータを提供することを目的とする。
上記目的を達成するために本発明の一態様に係るＤＣ／ＤＣコンバータは、１次側リアクトル、複数の１次側半導体スイッチング素子、及び複数の前記１次側半導体スイッチング素子それぞれに並列接続される複数の１次側コンデンサを有する１次側コンバータと、１次巻線及び２次巻線を有するトランスと、２次側リアクトル、複数の２次側半導体スイッチング素子、及び複数の前記２次側半導体スイッチング素子それぞれに並列接続される複数の２次側コンデンサを有する２次側コンバータと、複数の前記１次側半導体スイッチング素子及び複数の前記２次側半導体スイッチング素子を制御する制御部と、を備える。前記１次側リアクトルは前記１次巻線に接続され及び／又は前記１次巻線の漏れインダクタンスである。前記２次側リアクトルは前記２次巻線に接続され及び／又は前記２次巻線の漏れインダクタンスである。前記１次側コンバータ及び前記２次側コンバータはそれぞれフルブリッジ回路を有する。前記制御部は、前記２次側コンバータから第１出力電力を出力させる第１制御を行うときに、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の一方を、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の他方を、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子と前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子とは所定の位相差でスイッチングし、前記所定の位相差は、１８０度から共振周波数の逆数の略１／４に相当する角度だけずれており、前記共振周波数は、前記１次側リアクトル及び前記１次側コンデンサによって定まり、実施する各スイッチング制御のオンデューティを変化させることによって前記２次側コンバータから出力される第１出力電力を調整する。前記制御部は、第２制御を行うときに、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子を、前記１次側コンバータの４つの前記１次側半導体スイッチング素子とオン期間の位相がずれるようにスイッチング制御し、実施する各スイッチング制御のオンデューティが略５０％であって前記位相のずれによって前記２次側コンバータから出力される第２出力電力を調整する。前記制御部は、第１制御から第２制御に切り替えるときに、前記所定の位相差の減少と前記位相のずれの増加を同時に行う。
本発明の一態様に係るＤＣ／ＤＣコンバータによると、ゼロ電圧スイッチングが不成立となるときのスイッチング損失を低減することができる。
第１実施形態に係るＤＣ／ＤＣコンバータの概略構成を示す図 各ＩＧＢＴの状態及び１，２次側コンバータの各出力電圧波形を示すタイムチャート 第１実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 第１実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 第１実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 比較例のシーケンスを示すタイムチャート 第１実施形態に係るＤＣ／ＤＣコンバータ及び比較例の効率特性を示す図 第１実施形態に係るＤＣ／ＤＣコンバータ及び比較例の温度特性を示す図 共振電流波形を示すタイムチャート ＩＧＢＴのゲート電圧波形及びエミッタ電流波形を示すタイムチャート 第１参考例に係るＤＣ／ＤＣコンバータの出力電力波形を示すタイムチャート 第１実施形態に係るＤＣ／ＤＣコンバータの出力電力波形を示すタイムチャート 各ＩＧＢＴの状態及び１，２次側コンバータの各出力電圧波形を示すタイムチャート 第１実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 第１実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 第１実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 第１実施形態に係るＤＣ／ＤＣコンバータの効率特性を示す図 ＩＧＢＴのゲート電圧波形を示すタイムチャート ＩＧＢＴのゲート電圧波形を示すタイムチャート ＩＧＢＴのゲート電圧波形を示すタイムチャート ＩＧＢＴのゲート電圧波形を示すタイムチャート 第２参考例に係るＤＣ／ＤＣコンバータの出力電力波形を示す図 本実施形態に係るＤＣ／ＤＣコンバータの出力電力波形を示す図 第１参考例に係るＤＣ／ＤＣコンバータの出力電力波形を示す図 第２参考例に係るＤＣ／ＤＣコンバータの出力電力波形を示すタイムチャート 本実施形態に係るＤＣ／ＤＣコンバータの出力電力波形を示すタイムチャート 各ＩＧＢＴの状態及び１，２次側コンバータの各出力電圧波形を示すタイムチャート 第２実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 第２実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 第２実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図 第２実施形態に係るＤＣ／ＤＣコンバータの動作を説明するための図
本発明の実施形態について図面を参照して以下に説明する。
＜第１実施形態＞
図１は、第１実施形態に係るＤＣ／ＤＣコンバータの概略構成を示す図である。本実施形態に係るＤＣ／ＤＣコンバータは、トランス１と、１次側コンバータ１００と、２次側コンバータ２００と、制御部１０と、を備える。１次側コンバータ１００はトランス１の１次巻線Ｌ１に接続され、２次側コンバータ２００はトランス１の２次巻線Ｌ２に接続される。
１次側コンバータ１００は、コンデンサ２及び４ａ〜４ｄと、ＩＧＢＴ（Insulated Gate Bipolar Transistor）５ａ〜５ｄと、リアクトル６と、を備える。ＩＧＢＴ５ａ〜５ｄにはそれぞれ逆方向にダイオードが並列接続されている。また、ＩＧＢＴ５ａ〜５ｄにはそれぞれコンデンサ４ａ〜４ｄが並列接続されている。ＩＧＢＴ５ａとＩＧＢＴ５ｂとが直列接続され、ＩＧＢＴ５ａのコレクタがコンデンサ２の正極側に接続され、ＩＧＢＴ５ｂのエミッタがコンデンサ２の負極側に接続される。同様に、ＩＧＢＴ５ｃとＩＧＢＴ５ｄとが直列接続され、ＩＧＢＴ５ｃのコレクタがコンデンサ２の正極側に接続され、ＩＧＢＴ５ｄのエミッタがコンデンサ２の負極側に接続される。ＩＧＢＴ５ｃとＩＧＢＴ５ｄとの接続ノードがリアクトル６を介して１次巻線Ｌ１の一端に接続され、ＩＧＢＴ５ａとＩＧＢＴ５ｂとの接続ノードが１次巻線Ｌ１の他端に接続される。リアクトル６としては、例えばコイルを用いてもよく１次巻線Ｌ１の漏れインダクタンスを用いてもよくコイルと１次巻線Ｌ１の漏れインダクタンスの両方を用いてもよい。
２次側コンバータ２００は、コンデンサ３及び９ａ〜９ｄと、ＩＧＢＴ８ａ〜８ｄと、リアクトル７と、を備える。ＩＧＢＴ８ａ〜８ｄにはそれぞれ逆方向にダイオードが並列接続されている。また、ＩＧＢＴ８ａ〜８ｄにはそれぞれコンデンサ９ａ〜９ｄが並列接続されている。ＩＧＢＴ８ａとＩＧＢＴ８ｂとが直列接続され、ＩＧＢＴ８ａのコレクタがコンデンサ３の正極側に接続され、ＩＧＢＴ８ｂのエミッタがコンデンサ３の負極側に接続される。同様に、ＩＧＢＴ８ｃとＩＧＢＴ８ｄとが直列接続され、ＩＧＢＴ８ｃのコレクタがコンデンサ３の正極側に接続され、ＩＧＢＴ８ｄのエミッタがコンデンサ３の負極側に接続される。ＩＧＢＴ８ｃとＩＧＢＴ８ｄとの接続ノードがリアクトル７を介して２次巻線Ｌ２の一端に接続され、ＩＧＢＴ８ａとＩＧＢＴ８ｂとの接続ノードが２次巻線Ｌ２の他端に接続される。リアクトル７としては、例えばコイルを用いてもよく２次巻線Ｌ２の漏れインダクタンスを用いてもよくコイルと２次巻線Ｌ２の漏れインダクタンスの両方を用いてもよい。
制御部１０は、ＩＧＢＴ５ａ〜５ｄ及び８ａ〜８ｄそれぞれにゲート信号を供給してＩＧＢＴ５ａ〜５ｄ及び８ａ〜８ｄそれぞれの状態を制御する。本実施形態では、制御部１０は、ＩＧＢＴ５ａ〜５ｄ、８ｂ、及び８ｄをスイッチング制御し、ＩＧＢＴ８ａ及び８ｃをオフ状態にし、ＩＧＢＴ５ａ〜５ｄ、８ｂ、及び８ｄのオンデューティを変化させることによって２次側コンバータ２００から出力される第１出力電力を調整する第１制御を行う。
図２は、各ＩＧＢＴの状態と、１次側コンバータ１００の出力電圧Ｖｏｕｔの波形と、２次側コンバータ２００の出力電圧Ｖｏの波形と、を示すタイムチャートである。ＩＧＢＴ５ｂ、５ｃ、及び８ｂが同期して周期Ｔでスイッチングし、ＩＧＢＴ５ａ、５ｄ、及び８ｄがＩＧＢＴ５ｂ、５ｃ、及び８ｂに対して所定の位相差（図２中のＴ／２＋αに相当する位相差）でスイッチングする。上記所定の位相差は１８０度から共振周波数の逆数の略１／４に相当する角度だけずれている。上記共振周波数は１次側コンバータ１００の回路定数によって定まる。
時間ｔがｔ０＜ｔ＜ｔ１であるとき、図２に示すようにＩＧＢＴ５ｂ及び５ｃがオン状態であるため、１次側コンバータ１００において図３に示すようにＩＧＢＴ５ｃ→リアクトル６→トランス１の１次巻線Ｌ１→ＩＧＢＴ５ｂの順に電流が流れる。これにより、トランス１の２次巻線Ｌ２に起電力が生じ、２次側コンバータ２００において図３に示すようにＩＧＢＴ８ｂ→トランス１の２次巻線Ｌ２→リアクトル７→ＩＧＢＴ８ｃの順に電流が流れる。
時間ｔがｔ１＜ｔ＜ｔ２であるとき、図２に示すように全てのＩＧＢＴ５ａ〜５ｄ及び８ａ〜８ｄがオフ状態となる。しかし、リアクトル６及び７には電流を維持する方向に起電力が生じ、電気的な振動を繰り返しながら（図４に示す状態と図５に示す状態とを交互に繰り返しながら）、１次側コンバータ１００においてはリアクトル６に蓄えられた励磁エネルギが入力端に回生され、２次側コンバータ２００においてはリアクトル７に蓄えられた励磁エネルギが出力端に供給される。１次側コンバータ１００における回生動作はリアクトル６の励磁エネルギがゼロになるまで継続し、２次側コンバータ２００における供給動作はリアクトル７の励磁エネルギがゼロになるまで継続する。
時間ｔがｔ＝ｔ２になるタイミングで、リアクトル６及び７の励磁エネルギがそれぞれゼロであり電気的な振動が収まっている場合、ＩＧＢＴ５ａ〜５ｄの各コレクタ−エミッタ間にはＶｉ／２の電圧が印加され、ＩＧＢＴ８ａ〜８ｄの各コレクタ−エミッタ間にはＶｏ／２の電圧が印加されている状態となる。この状態で、図２に示すようにＩＧＢＴ５ａ、５ｄ、及び８ｄがターンＯＮすると、ＩＧＢＴ５ａ、５ｄ、及び８ｄそれぞれに並列接続されているコンデンサ４ａ、４ｄ、及び９ｄに蓄積された電荷が短絡消費される。
時間ｔがｔ＝ｔ２になるタイミングで、リアクトル６及び７の励磁エネルギの少なくとも一方がゼロでない場合、ＩＧＢＴ５ａ〜５ｄの各コレクタ−エミッタ間には０以上Ｖｉ以下の電圧が印加され、ＩＧＢＴ８ａ〜８ｄの各コレクタ−エミッタ間には０以上Ｖｏ以下の電圧が印加されている状態となる。
時間ｔがｔ２＜ｔ＜ｔ３であるときは、フルブリッジ回路の対称性により、オン状態となるＩＧＢＴの組合せが異なるだけで時間ｔがｔ０＜ｔ＜ｔ１であるときと同じ動作になるため、説明を省略する。
ここで、比較例として、特許文献１と同様のシーケンスを行った場合について説明する。図６は、特許文献１と同様のシーケンスを行った場合のＩＧＢＴ５ａ〜５ｄの状態及び１次側コンバータ１００の出力電圧Ｖｏｕｔの波形を示すタイムチャートである。
図６に示すシーケンスでは、時間ｔがｔ０＜ｔ＜ｔ１であるときの電流共振が利用されてＩＧＢＴ５ａのターンＯＮ時におけるＺＶＳが成立し、時間ｔがｔ２＜ｔ＜ｔ３であるときの電流共振が利用されてＩＧＢＴ５ｂのターンＯＮ時におけるＺＶＳが成立する。しかしながら、ｔ０＜ｔ＜ｔ１に先立つＩＧＢＴ５ｃのターンＯＮ時及びｔ２＜ｔ＜ｔ３に先立つＩＧＢＴ５ｄのターンＯＮ時には電流共振を利用することができないためＺＶＳが成立しない。
従って、図６に示すシーケンスでは、１周期内のＩＧＢＴ５ａ〜５ｄの４回のターンＯＮに関して、２回はＺＶＳが成立し、残る２回はＺＶＳが成立しない。
ＺＶＳが不成立となるＩＧＢＴ５ｃのターンＯＮ時にＩＧＢＴ５ｃのコレクタ−エミッタ間に印加される電圧は、ＩＧＢＴ５ｃがターンＯＮする直前までＩＧＢＴ５ｂ及び５ｄがオン状態である状況を考慮すると、入力電圧Ｖｉに等しいと見積られる。そのため、ＩＧＢＴ５ｃのターンＯＮ時にコンデンサ４ｃに蓄積されている電荷ＱはＱ＝Ｖｉ×Ｃとなり、ＺＶＳの不成立によって消費されるエネルギＥはＥ＝０．５×Ｃ×Ｖｉ２と見積られる。ただし、Ｃはコンデンサ４ａ〜４ｄの各静電容量である。
ＩＧＢＴ５ｄのターンＯＮ時にも同様のエネルギ消費が生じるため、１周期におけるＺＶＳの不成立に関わるスイッチング損失はＣ×Ｖｉ２と見積られる。
一方、本実施形態のシーケンスすなわち図２に示すシーケンスでは、時間ｔがｔ０＜ｔ＜ｔ１であるときから時間が経ってからＩＧＢＴ５ａ及び５ｄのターンＯＮ時になり、時間ｔがｔ２＜ｔ＜ｔ３であるときから時間が経ってからＩＧＢＴ５ｂ及び５ｃのターンＯＮ時になる。したがって、ＩＧＢＴ５ａ〜５ｄの各ターンＯＮ時に電流共振を利用することができず、ＺＶＳが成立しない。
ＩＧＢＴ５ｄのターンＯＮ時にＩＧＢＴ５ｄのコレクタ−エミッタ間に印加される電圧は、入力電圧ＶｉをＩＧＢＴ５ｃとＩＧＢＴ５ｄとで分けあっているため、０．５×Ｖｉである。したがって、ＩＧＢＴ５ｄのターンＯＮ時にコンデンサ４ｄに蓄積されている電荷Ｑ’はＱ’＝０．５×Ｖｉ×Ｃとなり、ＺＶＳの不成立によって消費されるエネルギＥ’はＥ’＝０．５×Ｃ×（０．５×Ｖｉ）２と見積られる。
ＩＧＢＴ５ａ〜５ｄのターンＯＮ時にも同様のエネルギ消費が生じるため、１周期におけるＺＶＳの不成立に関わるスイッチング損失は４×０．５×Ｃ×（０．５×Ｖｉ）２すなわち０．５×Ｃ×Ｖｉ２と見積られる。
以上の考察から明らかなように、本実施形態のシーケンスすなわち図２に示すシーケンスでは、比較例のシーケンスすなわち図６に示すシーケンスに比べて、１周期におけるＺＶＳの不成立に関わるスイッチング損失が半分になる。
そして、本実施形態のシーケンスでは１周期において４箇所（ＩＧＢＴ５ａ〜５ｄ）でＺＶＳが不成立となり、比較例のシーケンスでは１周期において２箇所（ＩＧＢＴ５ｃ及び５ｄ）でＺＶＳが不成立となることを考慮すると、本実施形態のシーケンスでは、比較例のシーケンスに比べて、１箇所当たりのスイッチング損失が１／４になる。したがって、本実施形態のシーケンスでは、比較例のシーケンスに比べて、スイッチング損失による局所的な温度上昇を抑えることができる。
図７は、本実施形態のシーケンスでの効率特性（図７中の点線）と比較例のシーケンスでの効率特性（図７中の実線）を示す図である。本実施形態のシーケンスでは比較例のシーケンスに比べてＺＶＳの不成立に関わるスイッチング損失が小さいので、結果的に効率が高くなる。
図８Ａは、本実施形態のシーケンスでのＩＧＢＴ５ｄ近傍の温度特性（図８Ａ中の点線）と比較例のシーケンスでのＩＧＢＴ５ｄ近傍の温度特性（図８Ａ中の実線）を示す図である。本実施形態のシーケンスでは比較例のシーケンスに比べてＩＧＢＴ５ｄ近傍の温度上昇を抑えることができる。ＩＧＢＴ５ｄ以外のＺＶＳが不成立となるＩＧＢＴ近傍の温度特性もＩＧＢＴ５ｄ近傍の温度特性と同様である。
なお、上述した第１制御から、第１制御における１次側コンバータ１００に対する制御と２次側コンバータ２００に対する制御を入れ替えた制御に直接切り替えることによって、１次側コンバータ１００から２次側コンバータ２００への電力伝送を、２次側コンバータ２００から１次側コンバータ１００への電力伝送に切り替えてもよい。これにより、ＺＶＳの不成立に関わるスイッチング損失を小さくしたままで、電力伝送の方向をシームレスに切り替えることができる。
次に、共振電流が出力電力に及ぼす影響について説明する。図６に示すシーケンスでの時間ｔがｔ１＜ｔ＜ｔ２である期間において、トランス１に図８Ｂに示す共振電流が流れる。共振電流が正である区間では、ＩＧＢＴ５ａ及び５ｄがターンＯＮするときにＺＶＳが成立し、共振電流が負である区間では、ＩＧＢＴ５ｃ及び５ｂがターンＯＮするときにＺＶＳが成立する。
時間ｔがｔ＝ｔ２になるタイミングでの共振電流の大きさに応じて、本実施形態に係るＤＣ／ＤＣコンバータの出力電力が増減する。例えば、図８Ｂに示すｐ１、ｐ２、ｐ３の各タイミングでＩＧＢＴ５ａ及び５ｄがターンＯＮする場合を考えると、図８Ｃに示すようにＩＧＢＴ５ａ及び５ｄがターンＯＮするタイミングｐ１、ｐ２、ｐ３それぞれでＩＧＢＴ５ａ及び５ｄのエミッタ電流の大きさが異なる。このため、ＩＧＢＴ５ａ及び５ｄがターンＯＦＦするまでに流れるエミッタ電流の総量（図８Ｃに示す網掛け部分）は、ＩＧＢＴ５ａ及び５ｄがターンＯＮするタイミングに応じて大きく変化する。
そして、ＩＧＢＴ５ａ及び５ｄがオン状態である期間での本実施形態に係るＤＣ／ＤＣコンバータの出力電力は、ＩＧＢＴ５ａ及び５ｄがターンＯＮしてからターンＯＦＦするまでに流れるエミッタ電流の総量に比例するので、ＩＧＢＴ５ａ及び５ｄがターンＯＮするタイミングに応じて大きく変化する。同様に、ＩＧＢＴ５ｃ及び５ｂがオン状態である期間での本実施形態に係るＤＣ／ＤＣコンバータの出力電力は、ＩＧＢＴ５ｃ及び５ｂがターンＯＮしてからターンＯＦＦするまでに流れるエミッタ電流の総量に比例するので、ＩＧＢＴ５ｂ及び５ｃがターンＯＮするタイミングに応じて大きく変化する。
ここで、本実施形態と比較して、ＩＧＢＴ５ａ、５ｄ、及び８ｄがＩＧＢＴ５ｂ、５ｃ、及び８ｂに対して半周期ずれた状態（位相が１８０度ずれた状態）でスイッチングする点でのみ相違するＤＣ／ＤＣコンバータを第１参考例とする。第１参考例では、例えば共振電流の山のタイミング（図８Ｂに示すｐ１のタイミング）でＩＧＢＴ５ａ及び５ｄがターンＯＮするのであれば、ＩＧＢＴ５ｃ及び５ｂも共振電流の山のタイミングでターンＯＮする。すなわち、第１参考例では、ＩＧＢＴ５ａ及び５ｄがターンＯＮするタイミングと、ＩＧＢＴ５ｃ及び５ｂがターンＯＮするタイミングとが共振周波数の周期に対して同一位相になっている。したがって、第１参考例では、オンデューティの幅が一定の変化率で増加又は減少すると、共振周波数の周期に対するＩＧＢＴ５ａ〜５ｄのターンＯＮするタイミングの位相が一律に周期的に変動する。このため、第１参考例では、軽負荷時におけるオンデューティの増減に伴って現れる出力電圧の周期的な変動が図８Ｄに示すように大きくなる。
これに対して、本実施形態では、上述した通り、ＩＧＢＴ５ａ、５ｄ、及び８ｄがＩＧＢＴ５ｂ、５ｃ、及び８ｂに対して所定の位相差（図２中のＴ／２＋αに相当する位相差）でスイッチングする。上記所定の位相差は１８０度から共振周波数の逆数の略１／４に相当する角度だけずれている。したがって、本実施形態では、例えば共振電流の山のタイミング（図８Ｂに示すｐ１のタイミング）でＩＧＢＴ５ａ及び５ｄがターンＯＮするのであれば、ＩＧＢＴ５ｃ及び５ｂは共振電流の谷のタイミング（図８Ｂに示すｐ３のタイミング）でターンＯＮする。これにより、本実施形態では、共振周波数の周期に対するＩＧＢＴ５ａ及び５ｄのターンＯＮするタイミングの位相が出力電力特性に与える影響を、共振周波数の周期に対するＩＧＢＴ５ｃ及び５ｂのターンＯＮするタイミングの位相が出力電力特性に与える影響で打ち消すことができる。このため、本実施形態では、軽負荷時におけるオンデューティの増減に伴って現れる出力電圧の周期的な変動が図８Ｅに示すように小さくなる。
なお、図２中のαは、理想的には共振周波数の逆数の１／４になるが、厳密に共振周波数の逆数の１／４に設定する必要はなく、例えば実験やシミュレーションによって、軽負荷時におけるオンデューティの増減に伴って現れる出力電圧の周期的な変動が最も小さくなる値を求め、その求めた値を設定すればよい。
さらに、本実施形態における制御部１０は、第１制御から第２制御に直接切り替えることができ、第２制御から第１制御に直接切り替えることができる。
図９は、制御部１０が第２制御を行ったときの、各ＩＧＢＴの状態と、１次側コンバータ１００の出力電圧Ｖｏｕｔの波形と、２次側コンバータ２００の出力電圧Ｖｏの波形と、を示すタイムチャートである。ＩＧＢＴ５ｂ及び５ｃとＩＧＢＴ５ａ及び５ｄとがデッドタイムを除くと相補的にオン／オフする。ＩＧＢＴ５ａ〜５ｄのオンデューティはデッドタイムを除いて考えると５０％である。ＩＧＢＴ８ｂがＩＧＢＴ５ｂ及び５ｃに対して位相がずれた状態でスイッチングし、ＩＧＢＴ８ｄがＩＧＢＴ５ａ及び５ｄに対して位相がずれた状態でスイッチングする。ＩＧＢＴ８ｂ及び８ｄのオンデューティもデッドタイムを除いて考えると５０％である。第２制御では、上記の位相のずれ量を変化させることによって２次側コンバータ２００から出力される第２出力電力が調整される。
時間ｔがｔ０＜ｔ＜ｔ１であるとき、図９に示すようにＩＧＢＴ５ｂ及び５ｃがオン状態であるため、１次側コンバータ１００において図１０に示すようにＩＧＢＴ５ｃ→リアクトル６→トランス１の１次巻線Ｌ１→ＩＧＢＴ５ｂの順に電流が流れる。これにより、トランス１の２次巻線Ｌ２に起電力が生じ、且つ、図９に示すようにＩＧＢＴ８ｄがオン状態であるため、２次側コンバータ２００において図１０に示すようにＩＧＢＴ８ｂ→トランス１の２次巻線Ｌ２→リアクトル７→ＩＧＢＴ８ｄの順に電流が流れる。
時間ｔがｔ１＜ｔ＜ｔ３であるとき、時間ｔがｔ＝ｔ１になるタイミングでＩＧＢＴ８ｄがターンＯＦＦし、その後時間ｔがｔ＝ｔ２になるタイミングでＩＧＢＴ８ｂがターンＯＮするため、２次側コンバータ２００において図１１に示すようにＩＧＢＴ８ｂ→トランス１の２次巻線Ｌ２→リアクトル７→ＩＧＢＴ８ｃの順に電流が流れる。このとき、トランス１の２次巻線Ｌ２には、１次側コンバータ１００に流れる電流によって誘起される起電力が現れており、さらにリアクトル７の転流時の起電力が積み上がっている。これにより、２次側コンバータ２００の出力電圧Ｖｏが昇圧される。
時間ｔがｔ３＜ｔ＜ｔ４であるとき、図９に示すように全てのＩＧＢＴ５ａ〜５ｄ及び８ａ〜８ｄがオフ状態となってリアクトル６が転流するため、１次側コンバータ１００において図１２に示すようにＩＧＢＴ５ｄ→リアクトル６→トランス１の１次巻線Ｌ１→ＩＧＢＴ５ａの順に電流が流れる。２次側コンバータ２００においては引き続きリアクトル７の転流によって２次側コンバータ２００の出力端に電流が流れ続ける。
時間ｔがｔ４＜ｔであるときは、フルブリッジ回路の対称性により、オン状態となるＩＧＢＴの組合せが異なるだけで時間ｔがｔ０＜ｔ＜ｔ４であるときと同じ動作になるため、説明を省略する。
第１制御では、２次側コンバータ２００の出力電力を増加させるためにオンデューティを大きくしていった場合、オンデューティがデッドタイムを除いて５０％まで大きくなると、それ以上２次側コンバータ２００の出力電力を増加させることができない。しかしながら、第１制御から第２制御に切り替わることで、第１制御での２次側コンバータ２００の最大出力電力より大きい２次側コンバータ２００の出力電力を得ることができる。
従って、第１制御において実施する各スイッチング制御のオンデューティが略５０％に達すると、第１制御から第２制御に切り替えるようにすればよい。
図１３Ａは、本実施形態のシーケンスでの効率特性を示す図である。第１制御から第２制御に切り替えることによって、シームレスで２次側コンバータ２００の出力電流ひいては出力電力を大きくすることができている。
本実施形態では、第１制御から第２制御に切り替えるときに、上記の所定の位相差の減少と上記の位相のずれの増加を同時に行うことによって、第１制御から第２制御に切り替わる際に、出力電力が下落することを抑制している。この出力電力が下落する現象について、以下詳細に説明する。
第１制御から第２制御に切り替えるときに、第１制御側では最も大きな電力を供給する状態になっており、最もオンデューティが大きくなっている。したがって、第１制御から第２制御に切り替えるときの第１制御側におけるＩＧＢＴ５ａ及び５ｂのゲート電圧波形は図１３Ｂ〜図１３Ｅのようになる。
なお、第１制御では、２次側のフルブリッジ回路は実質、整流動作のみを行っているため、出力電力が下落する現象とは無関係である。また、ＩＧＢＴ５ａ及び５ｂとＩＧＢＴ５ｃ及び５ｄとは対称動作をしているため、ここではＩＧＢＴ５ａ及び５ｂのみを取り上げる。
上記の第１参考例の場合、オンデューティがデッドタイムを除いて５０％に達すると、図１３Ｂに示すように、ＩＧＢＴ５ａのターンＯＦＦから発生する共振電流に対して、ＩＧＢＴ５ｂのターンＯＮタイミングは、ＺＶＳが成立するタイミングになる。また、図１３Ｂに示すように、ＩＧＢＴ５ｂのターンＯＦＦから発生する共振電流に対して、ＩＧＢＴ５ａのターンＯＮタイミングも、ＺＶＳが成立するタイミングになる。１次側フルブリッジ回路の対称性により、ＩＧＢＴ５ａとＩＧＢＴ５ｂとに本質的な差異がないためである。
しかしながら、本実施形態のように上記の所定の位相差を設けている場合、１次側フルブリッジ回路の対称性が崩れる。
ＩＧＢＴ５ａとＩＧＢＴ５ｂとのスイッチング動作の位相差が１８０度ではないため、オンデューティがデッドタイムを除いて５０％に達する前に、ＩＧＢＴ５ａがオフし、ＩＧＢＴ５ｂがターンＯＮするタイミングｔ０が、ＩＧＢＴ５ｂがオフ状態であってＩＧＢＴ５ａがターンＯＮするタイミングｔ２に先立ち、デッドタイムを除いて、アーム短絡の直前の位置関係に至る。
その後、タイミングｔ０側のデッドタイムを固定したまま、タイミングｔ２側のデッドタイムを狭める動作を介して、図１３Ｅに至る。図１３Ｅは図１３Ｂと同じ状態であり、第２制御において出力電力が最も小さい状態である。
図１３Ｃから図１３Ｅに至る動作（オンデューティを増加させる動作）で、タイミングｔ０及びｔ２各々におけるＺＶＳの成否について説明する。図１３Ｅは図１３Ｂと同じ状態であるからタイミングｔ０及びｔ２の両方でＺＶＳが成立している。図１３Ｃはタイミングｔ０でＺＶＳが成立しタイミングｔ２でＺＶＳが成立していない。図１３Ｄは、図１３Ｃと図１３Ｅとの中間の状態である。タイミングｔ０側のデッドタイムが固定されているため、タイミングｔ０でＺＶＳが成立したままであり、タイミングｔ２でのＺＶＳは不成立ではあるが、成立に近づいている状態である。
なお、ＺＶＳが成立している場合は、エミッタ電流が図８Ｃに示すタイミングｐ１でオンした場合のようになり、ＺＶＳが不成立である場合は、エミッタ電流が図８Ｃに示すタイミングｐ３でオンした場合のようになる。そのため、同一のオンデューティでは、ＺＶＳが成立している方が、ＺＶＳが不成立である場合に比べて出力電力が小さくなる。
したがって、図１３Ｃ〜図１３Ｅでは、図１３Ｃが最も出力電力が大きく、図１３Ｅが最も出力電力が小さくなる。図１３Ｃ、図１３Ｄ、図１３Ｅの順に推移させる制御ではオンデューティを増加させているので、出力電力の増大を期待するものであるが、共振電流を加味すると、逆に図１３Ｃ、図１３Ｄ、図１３Ｅの順に推移させるに従い、出力電力は小さくなる。
このため、本実施形態とは異なり、第１制御から第２制御に切り替えるときに、上記の所定の位相差の減少時には上記の位相のずれを増加させない第２参考例では、図１３Ｆに示すように第１制御から第２制御に切り替えるときに出力電力の下落が現れる（図１３Ｆの点線楕円参照）。
一方、本実施形態では、図１３Ｇに示すように第１制御から第２制御に切り替えるときに出力電力の下落が現れない（図１３Ｇの点線楕円参照）。また、第１参考例において第１制御から第２制御に切り替えた場合は、図１３Ｈに示すように第１制御から第２制御に切り替えるときに現れる出力電力の下落が第２参考例よりも大きくなる。
なお、図１３Ｆ〜図１３Ｈにおいて、制御パラメータは制御部１０が目標出力電力に応じて設定するパラメータであり、太実線は出力電力であり、細実線は１次側のオンデューティであり、太点線は上記の位相のずれであり、細点線は上記の所定の位相差である。
本実施形態における第１制御から第２制御に切り替えるときの出力電力の下落を抑制する効果は実測においても確認されている。図１３Ｉは第２参考例に係るＤＣ／ＤＣコンバータの出力電力波形であり、図１３Ｊは本実施形態に係るＤＣ／ＤＣコンバータの出力電力波形である。本実施形態のように、第１制御から第２制御に切り替えるときに、上記の所定の位相差の減少と上記の位相のずれの増加を同時に行うことによって、第１制御から第２制御に切り替わる際に、出力電力が下落することを抑制できていることが確認できる。
＜第２実施形態＞
本実施形態に係るＤＣ／ＤＣコンバータの概略構成は第１実施形態に係るＤＣ／ＤＣコンバータの概略構成と同一である。
本実施形態における制御部１０は、第１制御から第２制御に直接切り替えることができ、第２制御から第３制御に直接切り替えることができ、第３制御から第２制御に直接切り替えることができ、第２制御から第１制御に直接切り替えることができる。
図１４は、制御部１０が第３制御を行ったときの、各ＩＧＢＴの状態と、１次側コンバータ１００の出力電圧Ｖｏｕｔの波形と、２次側コンバータ２００の出力電圧Ｖｏの波形と、を示すタイムチャートである。ＩＧＢＴ５ｂ及び５ｃとＩＧＢＴ５ａ及び５ｄとがデッドタイムを除くと相補的にオン／オフする。ＩＧＢＴ５ａ〜５ｄのオンデューティはデッドタイムを除いて考えると５０％である。ＩＧＢＴ８ｂがＩＧＢＴ５ｂ及び５ｃに対して位相が９０度ずれた状態でスイッチングし、ＩＧＢＴ８ｄがＩＧＢＴ５ａ及び５ｄに対して位相が９０度ずれた状態でスイッチングする。ＩＧＢＴ８ｂ及び８ｄのオンデューティもデッドタイムを除いて考えると５０％である。ＩＧＢＴ８ａがＩＧＢＴ５ｂ及び５ｃに対して位相がずれた状態でスイッチングし、ＩＧＢＴ８ｃがＩＧＢＴ５ａ及び５ｄに対して位相がずれた状態でスイッチングする。第３制御では、ＩＧＢＴ８ａ及び８ｃのオンデューティを変化させることによって２次側コンバータ２００から出力される第３出力電力が調整される。
時間ｔがｔ０＜ｔ＜ｔ１であるとき、図１４に示すようにＩＧＢＴ５ｂ、５ｃ、８ａ、及び８ｄがオン状態であるため、１次側コンバータ１００において図１５に示すようにＩＧＢＴ５ｃ→リアクトル６→トランス１の１次巻線Ｌ１→ＩＧＢＴ５ｂの順に電流が流れ、２次側コンバータ２００において図１５に示すようにＩＧＢＴ８ａ→トランス１の２次巻線Ｌ２→リアクトル７→ＩＧＢＴ８ｄの順に電流が流れる。これにより、入力電圧Ｖｉ及び出力電圧Ｖｏの両方によってリアクトル６及び７が励磁されてリアクトル６及び７にエネルギが蓄積される。
時間ｔがｔ＝ｔ１になるタイミングでＩＧＢＴ８ａがターンＯＦＦする。時間ｔがｔ１＜ｔ＜ｔ２であるとき、ＩＧＢＴ８ａがオフ状態になるため、トランス１の２次巻線Ｌ２に生じた起電力により、２次側コンバータ２００において図１６に示すようにＩＧＢＴ８ｂ→トランス１の２次巻線Ｌ２→リアクトル７→ＩＧＢＴ８ｄの順に電流が流れる。１次側コンバータ１００において図１６に示すように入力電圧Ｖｉによってリアクトル６が励磁されてリアクトル６にエネルギが蓄積される。
時間ｔがｔ２＜ｔ＜ｔ３であるとき、図１４に示すように全てのＩＧＢＴ５ａ〜５ｄ及び８ａ〜８ｄがオフ状態となる。そして、時間ｔがｔ３＜ｔ＜ｔ４であるとき、図１４に示すようにＩＧＢＴ８ｂがオフ状態となる。さらに、時間ｔがｔ４＜ｔ＜ｔ５であるとき、図１４に示すようにＩＧＢＴ８ｃがオフ状態となる。これら全ての期間、すなわち時間ｔがｔ２＜ｔ＜ｔ５であるとき、２次側コンバータ２００において図１７に示すようにＩＧＢＴ８ｂ→トランス１の２次巻線Ｌ２→リアクトル７→ＩＧＢＴ８ｃの順に電流が流れる。このとき、トランス１の２次巻線Ｌ２には、１次側コンバータ１００に流れる電流によって誘起される起電力が現れており、さらにリアクトル７の転流時の起電力が積み上がっている。これにより、２次側コンバータ２００の出力電圧Ｖｏが昇圧される。なお、時間ｔがｔ＝ｔ３になるタイミングでのＩＧＢＴ８ｂのターンＯＮ及び時間ｔがｔ＝ｔ４になるタイミングでのＩＧＢＴ８ｃのターンＯＮは、転流期間で行われるため、ＺＶＳが成立している。
時間ｔがｔ５＜ｔ＜ｔ６であるとき、図１４に示すようにＩＧＢＴ５ａ〜５ｄがオフ状態となってリアクトル６が転流するため、１次側コンバータ１００において図１８に示すようにＩＧＢＴ５ｄ→リアクトル６→トランス１の１次巻線Ｌ１→ＩＧＢＴ５ａの順に電流が流れる。２次側コンバータ２００においては引き続きリアクトル７の転流によって２次側コンバータ２００の出力端に電流が流れ続ける。
時間ｔがｔ＝ｔ６になるタイミングでＩＧＢＴ５ａ及び５ｄがターンＯＮするときには、ＩＧＢＴ５ａ及び５ｄにエミッタからコレクタに向かう方向で電流が流れているため、ＺＶＳが成立している。
時間ｔがｔ６＜ｔであるときは、フルブリッジ回路の対称性により、オン状態となるＩＧＢＴの組合せが異なるだけで時間ｔがｔ０＜ｔ＜ｔ６であるときと同じ動作になるため、説明を省略する。
第２制御では、２次側コンバータ２００の出力電力を増加させるためにＩＧＢＴ８ｂ及び８ｄのＩＧＢＴ５ａ〜５ｄに対する位相のずれ量を大きくしていった場合、位相のずれ量が９０度まで大きくなると、それ以上２次側コンバータ２００の出力電力を増加させることができない。９０度よりも大きく位相をずらすと、リアクトルの励磁期間が長くなり、大きなエネルギをリアクトルに蓄えることができる一方、蓄えたエネルギを出力側に送り出す転流期間が短くなるため、出力電力は増加せず、逆に減少するからである。
しかしながら、第２制御から第３制御に直接切り替わることで、シームレスに第２制御での２次側コンバータ２００の最大出力電力より大きい２次側コンバータ２００の出力電力を得ることができる。
従って、第２制御においてＩＧＢＴ８ｂ及び８ｄのＩＧＢＴ５ａ〜５ｄに対する位相のずれ量が９０度に達すると、第２制御から第３制御に直接切り替えるようにすればよい。
なお、第３制御においても第２制御での２次側コンバータ２００の出力電力帯域を出力することができるので、第２制御においてＩＧＢＴ８ｂ及び８ｄのＩＧＢＴ５ａ〜５ｄに対する位相のずれ量が９０度に達する前に、第２制御から第３制御に直接切り替えても構わない。ただし、第３制御に比べ、第２制御は、回路に流れる電流のピーク値を低く抑えることができる。従って、第３制御に比べ、第２制御は、電流が通過する部品での銅損を低減するとともに、磁気部品でのヒステリシス損を低減することができるので、効率面で優位である。また、ピーク電流が低く抑えられることにより、第２制御では、第３制御に比べてリップル電流が低減される。
なお、本実施形態においても第１実施形態と同様に、第１制御から、第１制御における１次側コンバータ１００に対する制御と２次側コンバータ２００に対する制御を入れ替えた制御に直接切り替えることによって、１次側コンバータ１００から２次側コンバータ２００への電力伝送を、２次側コンバータ２００から１次側コンバータ１００への電力伝送に切り替えてもよい。さらに、制御部１０が、第２制御及び第３制御それぞれにおける１次側コンバータ１００に対する制御と２次側コンバータ２００に対する制御を入れ替えた制御を行えるようにしてもよい。
＜まとめ＞
以上、本発明の実施形態につき説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。なお、上述した第１参考例及び第２参考例も本発明の範囲に含まれる。
例えば第１制御及び第２制御においてＩＧＢＴ８ａ及び８ｃをオフ状態に固定したが、ＩＧＢＴ８ａ及び８ｃの代わりにＩＧＢＴ８ｂ及び８ｄをオフ状態に固定してもよい。
例えばＩＧＢＴの代わりにＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）等の他のトランジスタを用いてもよい。なお、電力の伝送方向を双方向にしない場合、第１実施形態及び第２実施形形態において、オフ状態に固定するＩＧＢＴの代わりにダイオードを用いてもよい。
例えば上記所定の位相差は固定でなく制御部１０によって動的に制御されてもよい。上記所定の位相差が制御部１０によって動的に制御される場合、例えば上記所定の位相差が、（I）ＩＧＢＴ５ａ〜５ｄ、８ｂ、及び８ｄのオンデューティ、（II）入力電圧Ｖｉ及び２次側コンバータ２００の出力電圧Ｖｏ、（III）２次側コンバータ２００の出力電流、の少なくとも一つに応じて動的に設定されてもよい。
例えば第３制御においてＩＧＢＴ８ａがＩＧＢＴ８ｃに対して半周期ずれた状態（位相が１８０度ずれた状態）でスイッチングし、ＩＧＢＴ８ｂがＩＧＢＴ８ｄに対して半周期ずれた状態（位相が１８０度ずれた状態）でスイッチングしたが、ＩＧＢＴ８ａ及び８ｄが同時オンせず、ＩＧＢＴ８ｂ及び８ｃが同時オンしない限り、どのような位相のずれ量であってもよい。また、位相のずれ量は固定でなく制御部１０によって動的に制御されてもよい。
上述した実施形態ではトランスの巻線が２つであったが、トランスの巻線が３つ以上であって、各巻線にフルブリッジ構成のコンバータが接続され、全ての巻線がある瞬間には入力側になることができ、また別の瞬間には出力側になることができ、任意の２つの巻線間で電力の伝送が可能な多方向ＤＣ／ＤＣコンバータであってもよい。
以上説明したＤＣ／ＤＣコンバータの一例は、１次側リアクトル（６）、複数の１次側半導体スイッチング素子（５ａ〜５ｄ）、及び複数の前記１次側半導体スイッチング素子それぞれに並列接続される複数の１次側コンデンサ（４ａ〜４ｄ）を有する１次側コンバータ（１００）と、１次巻線（Ｌ１）及び２次巻線（Ｌ２）を有するトランス（１）と、２次側リアクトル（７）、複数の２次側半導体スイッチング素子（８ａ〜８ｄ）、及び複数の前記２次側半導体スイッチング素子それぞれに並列接続される複数の２次側コンデンサ（９ａ〜９ｄ）を有する２次側コンバータ（２００）と、複数の前記１次側半導体スイッチング素子を制御するとともに複数の前記２次側半導体スイッチング素子のうちダイオードでないものを制御する制御部（１０）と、を備え、前記１次側リアクトルは前記１次巻線に接続され及び／又は前記１次巻線の漏れインダクタンスであり、前記２次側リアクトルは前記２次巻線に接続され及び／又は前記２次巻線の漏れインダクタンスであり、前記１次側コンバータ及び前記２次側コンバータはそれぞれフルブリッジ回路を有し、前記制御部は、前記２次側コンバータから第１出力電力を出力させる第１制御を行うときに、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の一方を、それがダイオードでない場合には、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の他方を、それがダイオードでない場合には、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、実施する各スイッチング制御のオンデューティを変化させることによって前記２次側コンバータから出力される第１出力電力を調整する構成（第１の構成）とする。
このような構成によると、１次側半導体スイッチング素子のターンＯＮ時にその１次側半導体スイッチング素子に並列接続されているコンデンサに蓄積されている電荷を少なくすることができる。従って、ゼロ電圧スイッチングが不成立となるときのスイッチング損失を低減することができる。
上記第１の構成のＤＣ／ＤＣコンバータにおいて、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子と前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子とは所定の位相差でスイッチングし、前記所定の位相差は、１８０度から共振周波数の逆数の略１／４に相当する角度だけずれており、前記共振周波数は、前記１次側リアクトル及び前記１次側コンデンサによって定まる構成（第２の構成）としてもよい。
このような構成によると、軽負荷時におけるオンデューティの増減に伴って現れる出力電圧の周期的な変動を低減することができる。
以上説明したＤＣ／ＤＣコンバータの他の例は、１次側リアクトル（６）、複数の１次側半導体スイッチング素子（５ａ〜５ｄ）、及び複数の前記１次側半導体スイッチング素子それぞれに並列接続される複数の１次側コンデンサ（４ａ〜４ｄ）を有する１次側コンバータ（１００）と、１次巻線（Ｌ１）及び２次巻線（Ｌ２）を有するトランス（１）と、２次側リアクトル（７）、複数の２次側半導体スイッチング素子（８ａ〜８ｄ）、及び複数の前記２次側半導体スイッチング素子それぞれに並列接続される複数の２次側コンデンサ（９ａ〜９ｄ）を有する２次側コンバータ（２００）と、複数の前記１次側半導体スイッチング素子及び複数の前記２次側半導体スイッチング素子を制御する制御部（１０）と、を備え、前記１次側リアクトルは前記１次巻線に接続され及び／又は前記１次巻線の漏れインダクタンスであり、前記２次側リアクトルは前記２次巻線に接続され及び／又は前記２次巻線の漏れインダクタンスであり、前記１次側コンバータ及び前記２次側コンバータはそれぞれフルブリッジ回路を有し、前記制御部は、前記２次側コンバータから第１出力電力を出力させる第１制御を行うときに、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の一方を、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の他方を、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子と前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子とは所定の位相差でスイッチングし、前記所定の位相差は、１８０度から共振周波数の逆数の略１／４に相当する角度だけずれており、前記共振周波数は、前記１次側リアクトル及び前記１次側コンデンサによって定まり、実施する各スイッチング制御のオンデューティを変化させることによって前記２次側コンバータから出力される第１出力電力を調整し、前記制御部は、第２制御を行うときに、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子を、前記１次側コンバータの４つの前記１次側半導体スイッチング素子とオン期間の位相がずれるようにスイッチング制御し、実施する各スイッチング制御のオンデューティが略５０％であって前記位相のずれによって前記２次側コンバータから出力される第２出力電力を調整し、前記制御部は、第１制御から第２制御に切り替えるときに、前記所定の位相差の減少と前記位相のずれの増加を同時に行う構成（第１の構成）とする。
このような構成によると、１次側半導体スイッチング素子のターンＯＮ時にその１次側半導体スイッチング素子に並列接続されているコンデンサに蓄積されている電荷を少なくすることができる。従って、ゼロ電圧スイッチングが不成立となるときのスイッチング損失を低減することができる。また、このような構成によると、軽負荷時におけるオンデューティの増減に伴って現れる出力電圧の周期的な変動を低減することができる。さらに、このような構成によると、第１制御での２次側コンバータの最大出力電力より大きい２次側コンバータの出力電力を得ることができる。そして、第１制御から第２制御に切り替わる際に、出力電力が下落することを抑制することができる。
上記第１〜第３いずれかの構成のＤＣ／ＤＣコンバータにおいて、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子は、前記２次側半導体スイッチング素子であり、前記制御部は、第１制御から、第１制御における前記１次側コンバータに対する制御と前記２次側コンバータに対する制御を入れ替えた制御に直接切り替えることによって、前記１次側コンバータから前記２次側コンバータへの電力伝送を、前記２次側コンバータから前記１次側コンバータへの電力伝送に切り替える構成（第４の構成）としてもよい。
このような構成によると、ＺＶＳの不成立に関わるスイッチング損失を小さくしたままで、電力伝送の方向をシームレスに切り替えることができる。
上記第１又は第２の構成のＤＣ／ＤＣコンバータにおいて、前記制御部は、第２制御を行うときに、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子を、前記１次側コンバータの４つの前記１次側半導体スイッチング素子とオン期間の位相がずれるようにスイッチング制御し、実施する各スイッチング制御のオンデューティが略５０％であって前記位相のずれによって前記２次側コンバータから出力される第２出力電力を調整する構成（第５の構成）としてもよい。
このような構成によると、第１制御での２次側コンバータの最大出力電力より大きい２次側コンバータの出力電力を得ることができる。
上記第５の構成のＤＣ／ＤＣコンバータにおいて、第１制御から第２制御に直接切り替えることによって、前記２次側コンバータから出力される電力を第１出力電力から第２出力電力に切り替える構成（第６の構成）としてもよい。
このような構成によると、シームレスに第１制御での２次側コンバータの最大出力電力より大きい２次側コンバータの出力電力を得ることができる。
上記第３又は第６の構成のＤＣ／ＤＣコンバータにおいて、第１制御において実施する各スイッチング制御のオンデューティが略５０％に達すると、第１制御から第２制御に直接切り替える構成（第７の構成）としてもよい。
このような構成によると、簡易な制御切り替えによって、シームレスに第１制御での２次側コンバータの最大出力電力より大きい２次側コンバータの出力電力を得ることができる。
上記第５〜第７いずれかの構成のＤＣ／ＤＣコンバータにおいて、前記制御部は、第３制御を行うときに、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、前記２次側コンバータの４つの前記２次側半導体スイッチング素子を、前記１次側コンバータの４つの前記１次側半導体スイッチング素子とオン期間の位相がずれるようにスイッチング制御し、実施する各スイッチング制御のオンデューティが、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子のスイッチング制御を除いて、略５０％であり、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子のオンデューティを変化させることによって前記２次側コンバータから出力される第３出力電力を調整する構成（第８の構成）としてもよい。
このような構成によると、第２制御での２次側コンバータの最大出力電力より大きい２次側コンバータの出力電力を得ることができる。
上記第８の構成のＤＣ／ＤＣコンバータにおいて、第２制御から第３制御に直接切り替えることによって、前記２次側コンバータから出力される電力を第２出力電力から第３出力電力に切り替える構成（第９の構成）としてもよい。
このような構成によると、シームレスに第２制御での２次側コンバータの最大出力電力より大きい２次側コンバータの出力電力を得ることができる。
上記第９の構成のＤＣ／ＤＣコンバータにおいて、第２制御において前記位相のずれが略９０度に達すると、第２制御から第３制御に直接切り替える構成（第１０の構成）としてもよい。
このような構成によると、簡易な制御切り替えによって、シームレスに第２制御での２次側コンバータの最大出力電力より大きい２次側コンバータの出力電力を得ることができる。
１ トランス
２、３、４ａ〜４ｄ、９ａ〜９ｄ コンデンサ
５ａ〜５ｄ、８ａ〜８ｄ ＩＧＢＴ
６、７ リアクトル
１０ 制御部
１００ １次側コンバータ
２００ ２次側コンバータ

Claims (10)

  1. １次側リアクトル、複数の１次側半導体スイッチング素子、及び複数の前記１次側半導体スイッチング素子それぞれに並列接続される複数の１次側コンデンサを有する１次側コンバータと、
    １次巻線及び２次巻線を有するトランスと、
    ２次側リアクトル、複数の２次側半導体スイッチング素子、及び複数の前記２次側半導体スイッチング素子それぞれに並列接続される複数の２次側コンデンサを有する２次側コンバータと、
    複数の前記１次側半導体スイッチング素子を制御するとともに複数の前記２次側半導体スイッチング素子のうちダイオードでないものを制御する制御部と、を備え、
    前記１次側リアクトルは前記１次巻線に接続され及び／又は前記１次巻線の漏れインダクタンスであり、
    前記２次側リアクトルは前記２次巻線に接続され及び／又は前記２次巻線の漏れインダクタンスであり、
    前記１次側コンバータ及び前記２次側コンバータはそれぞれフルブリッジ回路を有し、
    前記制御部は、前記２次側コンバータから第１出力電力を出力させる第１制御を行うときに、
    前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の一方を、それがダイオードでない場合には、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の他方を、それがダイオードでない場合には、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、
    実施する各スイッチング制御のオンデューティを変化させることによって前記２次側コンバータから出力される第１出力電力を調整する、
    ＤＣ／ＤＣコンバータ。
  2. 前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子と前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子とは所定の位相差でスイッチングし、
    前記所定の位相差は、１８０度から共振周波数の逆数の略１／４に相当する角度だけずれており、
    前記共振周波数は、前記１次側リアクトル及び前記１次側コンデンサによって定まる、
    請求項１に記載のＤＣ／ＤＣコンバータ。
  3. １次側リアクトル、複数の１次側半導体スイッチング素子、及び複数の前記１次側半導体スイッチング素子それぞれに並列接続される複数の１次側コンデンサを有する１次側コンバータと、
    １次巻線及び２次巻線を有するトランスと、
    ２次側リアクトル、複数の２次側半導体スイッチング素子、及び複数の前記２次側半導体スイッチング素子それぞれに並列接続される複数の２次側コンデンサを有する２次側コンバータと、
    複数の前記１次側半導体スイッチング素子及び複数の前記２次側半導体スイッチング素子を制御する制御部と、を備え、
    前記１次側リアクトルは前記１次巻線に接続され及び／又は前記１次巻線の漏れインダクタンスであり、
    前記２次側リアクトルは前記２次巻線に接続され及び／又は前記２次巻線の漏れインダクタンスであり、
    前記１次側コンバータ及び前記２次側コンバータはそれぞれフルブリッジ回路を有し、
    前記制御部は、前記２次側コンバータから第１出力電力を出力させる第１制御を行うときに、
    前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の一方を、前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子の他方を、前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子とオン期間が一致するようにスイッチング制御し、
    前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子と前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子とは所定の位相差でスイッチングし、
    前記所定の位相差は、１８０度から共振周波数の逆数の略１／４に相当する角度だけずれており、
    前記共振周波数は、前記１次側リアクトル及び前記１次側コンデンサによって定まり、
    実施する各スイッチング制御のオンデューティを変化させることによって前記２次側コンバータから出力される第１出力電力を調整し、
    前記制御部は、第２制御を行うときに、
    前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子を、前記１次側コンバータの４つの前記１次側半導体スイッチング素子とオン期間の位相がずれるようにスイッチング制御し、
    実施する各スイッチング制御のオンデューティが略５０％であって前記位相のずれによって前記２次側コンバータから出力される第２出力電力を調整し、
    前記制御部は、第１制御から第２制御に切り替えるときに、前記所定の位相差の減少と前記位相のずれの増加を同時に行う、ＤＣ／ＤＣコンバータ。
  4. 前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子は、前記２次側半導体スイッチング素子であり、
    第１制御から、第１制御における前記１次側コンバータに対する制御と前記２次側コンバータに対する制御を入れ替えた制御に直接切り替えることによって、前記１次側コンバータから前記２次側コンバータへの電力伝送を、前記２次側コンバータから前記１次側コンバータへの電力伝送に切り替える、
    請求項１〜３のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  5. 前記制御部は、第２制御を行うときに、
    前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子をスイッチング制御せず、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との他方に位置する２つの前記２次側半導体スイッチング素子を、前記１次側コンバータの４つの前記１次側半導体スイッチング素子とオン期間の位相がずれるようにスイッチング制御し、
    実施する各スイッチング制御のオンデューティが略５０％であって前記位相のずれによって前記２次側コンバータから出力される第２出力電力を調整する、
    請求項１又は請求項２ に記載のＤＣ／ＤＣコンバータ。
  6. 第１制御から第２制御に直接切り替えることによって、前記２次側コンバータから出力される電力を第１出力電力から第２出力電力に切り替える、
    請求項５に記載のＤＣ／ＤＣコンバータ。
  7. 第１制御において実施する各スイッチング制御のオンデューティが略５０％に達すると、第１制御から第２制御に直接切り替える、
    請求項３又は請求項６に記載のＤＣ／ＤＣコンバータ。
  8. 前記制御部は、第３制御を行うときに、
    前記１次側コンバータの第１アーム上側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム下側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記１次側コンバータの第１アーム下側に位置する前記１次側半導体スイッチング素子及び前記１次側コンバータの第２アーム上側に位置する前記１次側半導体スイッチング素子をオン期間が一致するようにスイッチング制御し、
    前記２次側コンバータの４つの前記２次側半導体スイッチング素子を、前記１次側コンバータの４つの前記１次側半導体スイッチング素子とオン期間の位相がずれるようにスイッチング制御し、
    実施する各スイッチング制御のオンデューティが、前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子のスイッチング制御を除いて、略５０％であり、
    前記２次側コンバータの第１及び第２アーム上側と第１及び第２アーム下側との一方に位置する２つのスイッチング素子のオンデューティを変化させることによって前記２次側コンバータから出力される第３出力電力を調整する、
    請求項５〜７のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  9. 第２制御から第３制御に直接切り替えることによって、前記２次側コンバータから出力される電力を第２出力電力から第３出力電力に切り替える、
    請求項８に記載のＤＣ／ＤＣコンバータ。
  10. 第２制御において前記位相のずれが略９０度に達すると、第２制御から第３制御に直接切り替える、
    請求項９に記載のＤＣ／ＤＣコンバータ。
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