JPWO2017010265A1 - 表面実装型フィルタアレイ - Google Patents
表面実装型フィルタアレイ Download PDFInfo
- Publication number
- JPWO2017010265A1 JPWO2017010265A1 JP2017528359A JP2017528359A JPWO2017010265A1 JP WO2017010265 A1 JPWO2017010265 A1 JP WO2017010265A1 JP 2017528359 A JP2017528359 A JP 2017528359A JP 2017528359 A JP2017528359 A JP 2017528359A JP WO2017010265 A1 JPWO2017010265 A1 JP WO2017010265A1
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- base material
- coil
- filter array
- coil element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 84
- 239000000463 material Substances 0.000 claims description 116
- 239000000696 magnetic material Substances 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 description 94
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 239000000919 ceramic Substances 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 238000010304 firing Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910000859 α-Fe Inorganic materials 0.000 description 3
- UQSXHKLRYXJYBZ-UHFFFAOYSA-N Iron oxide Chemical compound [Fe]=O UQSXHKLRYXJYBZ-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/01—Frequency selective two-port networks
- H03H7/075—Ladder networks, e.g. electric wave filters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Coils Or Transformers For Communication (AREA)
- Filters And Equalizers (AREA)
Abstract
積層体(10)の表面に設けられた第一I/O端子(33)、第二I/O端子(43)及びGND端子(50)と、積層体(10)に内蔵されており、一端が第一I/O端子(33)、他端が第二I/O端子(43)に接続されたコイル素子(L3)、及び、一端がコイル素子(L3)、他端がGND端子(50)に接続されたコンデンサ素子(C3)を含むフィルタ回路(23)と、を備える表面実装型フィルタ(3)であって、第一I/O端子(33)、第二I/O端子(43)及びGND端子(50)は、積層体(10)の実装面(17)に設けられた平面電極端子であり、コイル素子(L3)が実装面(17)側に、コンデンサ素子(C3)が天面(15)側にそれぞれ配置されており、コンデンサ素子(C3)は、積層体(10)の側面(16)に設けられた側面電極(51及び52)、又は、ビアホール電極(522)を介してGND端子(50)に接続されている。
Description
本発明は、積層体に内蔵されたコイル素子及びコンデンサ素子を備える表面実装型フィルタ及び表面実装型フィルタアレイに関する。
従来、複数の基材層を積層してなる積層体に内蔵されたコイル素子及びコンデンサ素子を備える表面実装型フィルタが知られている(特許文献1及び特許文献2など参照)。当該コイル素子は、複数の基材層にループ状面内導体を配置し、当該ループ状面内導体を、基材層を貫通するビアホール電極で接続することによって形成される。また、当該コンデンサ素子は、コンデンサ電極が形成された複数の絶縁体からなる基材層を積層することによって形成される。
特許文献1及び特許文献2に開示された表面実装型フィルタでは、積層体における外部基板との実装面だけでなく、実装面の反対側の面である天面、及び、当該天面と、実装面とを結ぶ側面にも入出力端子が設けられている。これらの端子は実装面との接続だけでなく、実装面側に設けられたコンデンサ素子と、当該コンデンサ素子より天面側に設けられたコイル素子との接続、又は、コイル素子と実装面との接続にも用いられている。
表面実装型フィルタが用いられる携帯型端末では、近年、さらなる小型化及び薄型化が求められている。一方で、携帯型端末の高機能化に伴い、携帯型端末内の実装基板に実装される部品点数も増大している。そのため、携帯型端末内の実装基板において高密度実装化が求められている。ところが、特許文献1及び特許文献2に開示された表面実装型フィルタでは、上述のとおり、入出力端子が、積層体の実装面だけでなく、側面及び天面にも設けられている。そのため、特許文献1及び特許文献2に開示された表面実装型フィルタを、高密度実装化された携帯型端末に用いる場合には、当該入出力端子が周辺の部品の導体と短絡するおそれがある。
表面実装型フィルタの入出力端子と周辺の導体との短絡の発生を抑制するために、入出力端子を表面電極端子とする構成(すなわち、実装面のみに平面状の入出力端子を設ける構成)の採用が考えられる。しかしながら、入出力端子を表面電極端子とする場合には、積層体の天面側に設けられたコイル素子と、入出力端子とを接続するビアホール電極を設ける必要がある。当該ビアホール電極を用いる場合、コイル素子及びコンデンサ素子を、当該ビアホール電極を避けて形成する必要がある。そのため、特許文献1及び特許文献2に開示された表面実装型フィルタに比べて、コイル素子のインダクタンス及びコンデンサ素子の容量が減少する。つまり、積層体の内部のうち、ビアホール電極及びその周辺の部分を有効利用できない。
そこで、本発明は、周辺の導体との短絡の発生を抑制でき、かつ、積層体の内部に形成されるビアホール電極数を低減できる表面実装型フィルタ及び表面実装型フィルタアレイを提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る表面実装型フィルタは、複数の基材層を積層してなる積層体の表面に設けられた第一I/O端子、第二I/O端子及びGND端子と、前記積層体に内蔵されており、一端が前記第一I/O端子、他端が前記第二I/O端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記GND端子に接続されたコンデンサ素子を含むフィルタ回路と、を備える表面実装型フィルタであって、前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、前記第一I/O端子、前記第二I/O端子及び前記GND端子は、前記積層体の前記実装面に設けられた平面電極端子であり、前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一I/O端子及び前記第二I/O端子に接続されており、前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記GND端子に接続されている。
このように、第一I/O端子、第二I/O端子及びGND端子は、実装面のみに設けられる。このため、表面実装型フィルタでは、周辺に配置された部品などとの短絡の発生を抑制できる。また、コイル素子を実装面側に設けることにより、コイル素子と第一I/O端子及び第二I/O端子との間に設けられるビアホール電極を削減できるため、積層体の内部に形成されるビアホール電極数を低減できる。このため、積層体の内部を有効利用して、コイル素子及びコンデンサ素子を形成することができる。
上記表面実装型フィルタは、例えば、電子機器のプリント配線板に実装される。また、上記表面実装型フィルタは、例えば、プリント配線板に実装された後、電磁波を遮蔽するための金属ケースで覆われる。このような金属ケースで覆われる場合に、上記表面実装型フィルタにおいては、天面に端子が配置されていないため、仮に金属ケースが上記表面実装型フィルタの天面と接触しても、上記表面実装型フィルタの端子と金属ケースとが短絡することがない。したがって、上記表面実装型フィルタを用いることによって、天面に端子が配置された表面実装型フィルタを用いる場合より、金属ケースと上記表面実装型フィルタとの間のクリアランス量を低減することができる。このため、上記表面実装型フィルタは、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。
また、本発明の一態様に係る表面実装型フィルタにおいて、前記コイル素子は前記複数の基材層のうち、磁性体を主成分として含む基材層に設けられていてもよい。
これにより、非磁性体を主成分として含む基材層に各コイル素子を設ける場合より、各コイル素子のインダクタンスを増大させることができる。
また、本発明の一態様に係る表面実装型フィルタにおいて、前記コイル素子は、前記第一I/O端子に接続された第一コイルパターンと、前記第二I/O端子及び前記第一コイルパターンに接続され、かつ、前記積層体における積層方向からの平面視で前記第一コイルパターンに隣接配置された第二コイルパターンと、を含み、前記コンデンサ素子の前記一端は、前記第一コイルパターンと前記第二コイルパターンとの接続部に接続されてもよい。
これにより、二つのコイル素子とそれら間に接続されたコンデンサ素子とを備えるフィルタ回路を有する表面実装型フィルタを実現できる。
また、本発明の一態様に係る表面実装型フィルタにおいて、前記GND端子は直線状の形状を有し、前記第一I/O端子と前記第二I/O端子とは、前記GND端子に関して線対称に配置されてもよい。
これにより、第一I/O端子と第二I/O端子との間にGND端子が配置されるため、第一I/O端子と第二I/O端子と間のアイソレーションを向上させることができる。
また、上記目的を達成するために、本発明の一態様に係る表面実装型フィルタアレイは、複数の基材層を積層してなる積層体の表面に設けられた第一I/O端子、第二I/O端子及びGND端子と、前記積層体に内蔵されており、一端が前記第一I/O端子、他端が前記第二I/O端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記GND端子に接続されたコンデンサ素子を含むフィルタ回路と、を備え、前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、前記第一I/O端子、前記第二I/O端子及び前記GND端子は、前記積層体の前記実装面に設けられた平面電極端子であり、前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一I/O端子及び前記第二I/O端子に接続されており、前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記GND端子に接続され、前記積層体には、複数組の前記第一I/O端子、前記第二I/O端子及び前記フィルタ回路が設けられ、複数組の前記第一I/O端子、前記第二I/O端子及び前記フィルタ回路は、前記積層体の長手方向に配列されている。
これにより、上記表面実装型フィルタと同様の効果を奏することができる。
また、本発明の一態様に係る表面実装型フィルタアレイにおいて、複数の前記コンデンサ素子の各々の電極のうち、前記GND端子に接続される電極は、複数の前記コンデンサ素子に共通の電極であってもよい。
これにより、コンデンサ素子の電極のうちGND端子に接続される電極と、GND端子との間を接続する導体の構成を簡素化することができる。またコンデンサ素子の電極のうち、GND端子に接続される電極をコンデンサ素子毎に分離しなくてよいため、当該電極の構造を単純化することができる。
本発明によれば、周辺の導体との短絡の発生を抑制でき、かつ、積層体の内部に形成されるビアホール電極数を低減できる表面実装型フィルタ及び表面実装型フィルタアレイを提供できる。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、製造工程、及び製造工程の順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさ又は大きさの比は、必ずしも厳密ではない。
(実施の形態1)
[1.表面実装型フィルタアレイの概略構成]
まず、実施の形態1に係る表面実装型フィルタアレイの概略構成について図1及び図2を用いて説明する。
[1.表面実装型フィルタアレイの概略構成]
まず、実施の形態1に係る表面実装型フィルタアレイの概略構成について図1及び図2を用いて説明する。
図1は、本実施の形態に係る表面実装型フィルタアレイ1の外観を示す斜視図である。
図2は、本実施の形態に係る表面実装型フィルタアレイ1の実装面17を示す平面図である。
図1及び図2に示されるように、表面実装型フィルタアレイ1は、積層体10の表面に設けられた第一I/O端子31〜35、第二I/O端子41〜45及びGND端子50を備える。第一I/O端子、31〜35、第二I/O端子41〜45及びGND端子50は、積層体10の実装面17に設けられた平面電極端子(つまり、LGA(Land Grid Array)型電極端子)である。
図2に示されるように、GND端子50は直線状の形状を有し、第一I/O端子31〜35と第二I/O端子41〜45とは、GND端子50に関して線対称に配置される。これにより、各第一I/O端子と各第二I/O端子との間にGND端子50が配置されるため、アイソレーションを向上させることができる。
積層体10は、図4A及び図4Bに示される複数の基材層201〜214を積層してなる直方体の積層基板である。各基材層の詳細な構成については後述する。
図1及び図2に示されるように、積層体10の表面は、実装面17(図1及び図2におけるz軸方向負側の端面)と、実装面17の反対側(つまり、積層体10の裏側)の面である天面15と、実装面17と天面15とを結ぶ側面16と、を含む。
図1に示されるように、積層体10の側面16には、側面電極52が設けられている。なお、図1及び図2には、示されないが、積層体10の側面電極52が設けられた側面16の反対側(つまり、図1のx軸方向負側)の側面にも側面電極が設けられている。各側面電極は、積層体10の内部でGND端子50と接続されている。
なお、図1及び図2では、表面実装型フィルタアレイ1の第一I/O端子及び第二I/O端子の個数をそれぞれ五つとしたが、当該個数は五つに限定されない。たとえば、第一I/O端子と第二I/O端子とを一つずつ備える表面実装型フィルタも本実施の形態の一態様に含まれる。
[2.表面実装型フィルタアレイの回路構成]
続いて、本実施の形態に係る表面実装型フィルタアレイ1及び表面実装型フィルタの回路構成について図3を用いて説明する。
続いて、本実施の形態に係る表面実装型フィルタアレイ1及び表面実装型フィルタの回路構成について図3を用いて説明する。
図3は、本実施の形態に係る表面実装型フィルタアレイ1及び表面実装型フィルタ3の等価回路を示す回路図である。
また、図3に示されるように、表面実装型フィルタアレイ1は、積層体10に内蔵されたフィルタ回路21〜25を備える。フィルタ回路21〜25は、それぞれ、コイル素子L1〜L5、及び、コンデンサ素子C1〜C5を含む。コイル素子L1〜L5は、それぞれ、一端が第一I/O端子31〜35、他端が第二I/O端子41〜45に接続されている。また、コンデンサ素子C1〜C5は、それぞれ、一端がコイル素子L1〜L5に、他端がGND端子50に接続されている。より詳細には、コイル素子L1〜L5は、それぞれ、第一コイルパターンL13、L23、L33、L43及びL53と、第二コイルパターンL14、L24、L34、L44及びL54とを含む。第一コイルパターンL13、L23、L33、L43及びL53は、それぞれ、第一I/O端子31〜35に接続される。第二コイルパターンL14、L24、L34、L44及びL54は、それぞれ、第二I/O端子41〜45及び第一コイルパターンL13、L23、L33、L43及びL53に接続される。コンデンサ素子C1〜C5のコイル素子L1〜L5に接続される一端は、それぞれ、第一コイルパターンL13、L23、L33、L43及びL53と、第二コイルパターンL14、L24、L34、L44及びL54との接続部に接続される。
図3に示される各コイル素子及び各コンデンサ素子は、積層体10を構成する各基材層に設けられた導体によって形成される。当該導体については、後述する。
なお、図3では、表面実装型フィルタアレイ1が第一I/O端子、第二I/O端子及びフィルタ回路をそれぞれ五つずつ備える構成としたが、第一I/O端子、第二I/O端子及びフィルタ回路の個数は、五つに限定されない。たとえば、図3に示される第一I/O端子33、第二I/O端子43及びフィルタ回路23を一つずつ備える表面実装型フィルタ3も本実施の形態の一態様に含まれる。
[3.各基材層の導体パターン構成]
続いて、本実施の形態に係る積層体10を構成する各基材層の導体パターンの構成について図4A及び図4Bを用いて説明する。
続いて、本実施の形態に係る積層体10を構成する各基材層の導体パターンの構成について図4A及び図4Bを用いて説明する。
図4A及び図4Bは、本実施の形態に係る表面実装型フィルタアレイ1を構成する各基材層及び各基材層に設けられた導体パターンの配置の一例を示す平面図である。図4A及び図4Bは、各基材層を実装面17側から見た平面図である。
積層体10は、図4A及び図4Bの各平面図に示される基材層201〜214から構成される。図4A及び図4Bでは、積層体10の実装面17側から積層順に、基材層201〜214が示されている。
図4Aの平面図(a)〜(f)に示される基材層201〜206は、磁性体を主成分として含む。基材層201〜206は、例えば、磁性セラミックスなどで形成される。磁性セラミックスとしては、例えば、磁性フェライトセラミックスが用いられる。具体的には、酸化鉄を主成分とし、亜鉛、ニッケル及び銅のうち少なくとも1つ以上を含むフェライトが用いられ得る。
図4Bの平面図(g)〜(p)に示される基材層207〜214は、非磁性体を主成分として含む。基材層207〜214は、例えば、低透磁率又は非磁性のセラミックスなどで形成される。非磁性のセラミックスとしては、例えば、非磁性フェライトセラミックスやアルミナを主成分とするアルミナセラミックスが用いられ得る。
各基材層には、導体が設けられている。なお、図4A及び図4Bにおいて、ハッチングされた部分が、導体が設けられた部分を示す。当該導体によって、フィルタ回路20を構成する各コイル素子及び各コンデンサ素子が形成される。なお、図4A及び図4Bに示される実線及び点線の円は、ビアホール電極が設けられた位置を示す。ビアホール電極は、基材層を貫通する電極である。
導体パターンの材料としては、特に銀を主成分とする金属または合金が好ましい。銀を主成分とする金属または合金は、基材層としてLTCCセラミックス(Low Temperature Co−fired Ceramics)を用いることにより、積層された基材層を比較的低い焼成温度で焼結できるため、融点が比較的低い銀を主成分とする金属または合金を用いることができる。また、導体パターンとして銀を主成分とする金属または合金を用いることにより、導体抵抗を低減することができ、例えば信号伝搬遅延などの特性を改善することができる。また、ビアホール電極の材料としては、例えば、導体パターンと同一の材料を用いることができる。
フィルタ回路21〜25におけるコイル素子及びコンデンサ素子は、それぞれ異なる基材層に設けられていて、コイル素子が実装面17側に、コンデンサ素子がコイル素子より天面15側にそれぞれ配置されている。本実施の形態では、各コイル素子は、磁性体を主成分として含む基材層202〜206に設けられる。これにより、非磁性体を主成分として含む基材層に各コイル素子を設ける場合より、各コイル素子のインダクタンスを増大させることができる。一方、各コンデンサ素子は、非磁性体を主成分として含む基材層207〜213に設けられる。
以下、積層体10を構成する各基材層について図4A及び図4Bを用いて説明する。
図4Aの平面図(a)に示されるように、基材層201には、各電極端子が形成される。各電極端子は、ビアホール電極によって基材層202の各導体パターンに接続される。
図4Aの平面図(b)に示されるように、基材層202には、導体パターン55及び221〜230が設けられている。
導体パターン55は、GND端子50に接続される導体パターンであり、その長手方向(図4Aのx軸方向)の端部551及び552が基材層202の長手方向(図4Aのx軸方向)の端部に配置されている。端部551及び552は、それぞれ、積層体10の側面16に設けられた側面電極51及び52に接続される(側面電極51及び52については、図1及び後述の図6を参照)。
導体パターン221〜225は、それぞれ、コイル素子L1〜L5の各一端を形成する導体である。導体パターン221〜225は、それぞれ、第一I/O端子31〜35に接続される。また、導体パターン221〜225は、それぞれ、ビアホール電極によって、基材層203の導体パターン231〜235に接続される。
導体パターン226〜230は、それぞれ、コイル素子L1〜L5の各他端を形成する導体である。導体パターン226〜230は、それぞれ、第二I/O端子41〜45に接続される。また、導体パターン226〜230は、それぞれ、ビアホール電極によって、基材層203の導体パターン236〜240に接続される。
図4Aの平面図(c)〜(e)に示されるように、基材層203〜205には、各コイル素子を構成するループ状の導体パターンが形成されている。例えば、コイル素子L1については、基材層203の導体パターン231、基材層204の導体パターン241、及び、基材層205の導体パターン251が、コイル素子L1の第一コイルパターンL13を構成する。また、基材層203の導体パターン236、基材層204の導体パターン246、及び、基材層205の導体パターン256が、コイル素子L1の第二コイルパターンL14を構成する。なお、各導体パターン間は、ビアホール電極で接続される。
その他のコイル素子L2〜L5についても同様に構成される。すなわち、基材層203の導体パターン232〜235、基材層204の導体パターン242〜245、及び、基材層205の導体パターン252〜255が、それぞれ、コイル素子L2〜L5の第一コイルパターンL23、L33、L43及びL53を構成する。また、基材層203の導体パターン237〜240、基材層204の導体パターン247〜250、及び、基材層205の導体パターン257〜260が、それぞれ、コイル素子L2〜L5の第二コイルパターンL24、L34、L44及びL54を構成する。
図4Aの平面図(c)〜(e)に示されるように、各コイル素子の第一コイルパターン及び第二コイルパターンを構成する導体パターンは、図4Aのy軸方向に隣接配置されている。つまり、各コイル素子は、第一コイルパターンと、積層体10における積層方向からの平面視で当該第一コイルパターンに隣接配置された第二コイルパターンと、を含む。
図4Aの平面図(f)に示されるように、基材層206には、各第一コイルパターンと各第二コイルパターンとの接続部を構成する導体パターン261〜265が形成されている。基材層206に形成された導体パターン261〜265は、それぞれ、第一コイルパターンL13、L23、L33、L43及びL53と、第二コイルパターンL14、L24、L34、L44及びL54との接続部を構成する。
図4Bの平面図(g)に示されるように、基材層207には、ビアホール電極271〜275が形成されている。ビアホール電極271〜275は、それぞれ、コンデンサ素子C1〜C5の一端を構成する導体である。ビアホール電極271〜275は、それぞれ、第一コイルパターンL13、L23、L33、L43及びL53と、第二コイルパターンL14、L24、L34、L44及びL54との接続部を構成する導体パターン261〜265に接続される。
図4Bの平面図(h)〜(n)に示される基材層208〜213には、各コンデンサ素子の電極を構成する導体パターンが形成されている。基材層208、210及び212に形成された導体パターンは、各コイル素子に接続される電極を構成する。一方、基材層209、211及び213に形成された導体パターンは、GND端子50に接続される電極を構成する。なお、基材層209、211及び213に形成された導体パターンは、積層体10の側面16に形成された側面電極51及び52を介してGND端子50に接続される。
基材層208の導体パターン281〜285は、それぞれ、基材層209のビアホール電極296〜300を介して、基材層210の導体パターン301〜305に接続される。基材層210の導体パターン301〜305は、それぞれ、基材層211のビアホール電極316〜320を介して、基材層212の導体パターン321〜325に接続される。
また、基材層209の導体パターン291は、基材層210のビアホール電極306〜309を介して、基材層211の導体パターン311に接続される。基材層211の導体パターン311は、基材層212のビアホール電極326〜329を介して、基材層213の導体パターン331に接続される。
導体パターン331は、側面電極51及び52を介してGND端子50に接続される導体パターンであり、その長手方向(図4Bのx軸方向)の端部3311及び3312が基材層213の長手方向(図4Bのx軸方向)の端部に配置されている。端部3311及び3312は、それぞれ、積層体10の側面16に設けられた側面電極51及び52に接続される。
図4Bに示されるように、例えば、コンデンサ素子C1の電極のうちコイル素子L1に接続される電極は、基材層208の導体パターン281、基材層210の導体パターン301、及び、基材層212の導体パターン321から構成される。一方、コンデンサ素子C1の電極のうちGND端子50に接続される電極は、基材層209の導体パターン291、基材層211の導体パターン311、及び、基材層213の導体パターン331から構成される。
その他のコンデンサ素子C2〜C5についても同様に構成される。すなわち、コンデンサ素子C2〜C5の電極のうちコイル素子L2〜L5に接続される電極は、基材層208の導体パターン282〜285、基材層210の導体パターン302〜305、及び、基材層212の導体パターン322〜325から構成される。また、コンデンサ素子C2〜C5の電極のうちGND端子50に接続される電極は、基材層209の導体パターン291、基材層211の導体パターン311、及び、基材層213の導体パターン331から構成される。このように、コンデンサ素子C1〜C5の電極のうちGND端子50に接続される電極を構成する導体パターンは、コンデンサ素子C1〜C5に共通の電極である。
図4Bの平面図(p)に示される基材層214は、積層体10の天面を構成する基材層であり、導体パターンは形成されない。
以上のような基材層を積層してなる積層体10は、図4A及び図4Bの配置に従って、導体が形成される予定位置に導体ペーストを配置した非磁性又は磁性の複数のセラミックグリーンシートを準備し、積層の順に重ねて未焼成積層体ブロックに一体化し、当該未焼成積層体ブロックを一括して焼成することにより形成される。なお、未焼成積層体ブロックの状態において、積層体10の側面16に対応する位置に、側面電極51及び52を形成する導体が設けられる。また、未焼成積層体ブロックの状態において、焼成する前に転写シートから各第一I/O端子、各第二I/O端子及びGND端子50を形成する導体を転写してもよい。
[4.表面実装型フィルタアレイの断面構造]
続いて、上述のように各基材層を積層してなる積層体10の内部構造の概要について、図5〜7を用いて説明する。
続いて、上述のように各基材層を積層してなる積層体10の内部構造の概要について、図5〜7を用いて説明する。
図5〜7は、本実施の形態に係る表面実装型フィルタアレイ1の断面構造の一例を概念的に示す図である。図5〜7は、それぞれ、図1に示されるV−V断面、VI−VI断面及びVII−VII断面の構造を示す。なお、各図は、表面実装型フィルタアレイ1の断面構造をあくまで概念的に示す図であり、実際の断面構造を必ずしも正確に示す図ではない。
図5に示されるように、第一I/O端子31〜35、第一コイルパターンL13、L23、L33、L43及びL53、並びに、コンデンサ素子C1〜C5は、積層体10の長手方向に配列される。また、図示されないが、同様に、第二I/O端子41〜45、並びに、第二コイルパターンL14、L24、L34、L44及びL54も、積層体10の長手方向に配列される。つまり、積層体10には、五組の第一I/O端子及び第二I/O端子、並びに、フィルタ回路が設けられ、当該複数組の第一I/O端子及び第二I/O端子、並びに、フィルタ回路は、積層体10の長手方向に配列される。
図5〜7に示されるように、各コイル素子及び各コンデンサ素子はそれぞれ積層体10を構成する基材層のうち異なる基材層に設けられている。各コイル素子は、積層体10のうち、磁性体を主成分として含む積層体部分101に設けられ、各コンデンサ素子は、積層体10のうち、非磁性体を主成分として含む積層体部分102に設けられる。
図6に示されるように、各コンデンサ素子の電極のうちGND端子50に接続される電極を構成する導体パターン331は、積層体10の側面16に設けられた側面電極51及び52を介してGND端子50に接続される。より詳細には、導体パターン331は、積層体10の側面16に設けられた側面電極51及び52、導体パターン55、並びに、ビアホール電極502を介して、GND端子50に接続される。
これにより、本実施の形態に係る表面実装型フィルタアレイ1では、各コンデンサ素子とGND端子50とを接続するために、各コイル素子及び各コンデンサ素子が設けられた基材層を貫通するビアホール電極を用いなくてもよい。このため、各コイル素子及び各コンデンサ素子が設けられた基材層を有効利用して、それぞれ、最大限のインダクタンス及び容量を得ることができる。さらに、本実施の形態では、実装面17以外に設けられる表面電極は、GND端子50に接続される側面電極51及び52のみであり、各第一I/O端子、各第二I/O端子及びGND端子50は、実装面17のみに設けられる。さらに、側面16のうち側面電極51及び52の占める部分は一部だけでよい。このため、表面実装型フィルタアレイ1では、周辺に配置された部品などとの短絡の発生を抑制できる。
また表面実装型フィルタアレイ1は、例えば、電子機器のプリント配線板に実装される。また、表面実装型フィルタアレイ1は、例えば、プリント配線板に実装された後、電磁波を遮蔽するための金属ケースで覆われる。このような金属ケースで覆われる場合に、表面実装型フィルタアレイ1においては、天面に端子が配置されていないため、仮に金属ケースが上記表面実装型フィルタの天面と接触しても、表面実装型フィルタアレイ1の端子と金属ケースとが短絡することがない。したがって、表面実装型フィルタアレイ1を用いることによって、天面に端子が配置された表面実装型フィルタアレイを用いる場合より、金属ケースと表面実装型フィルタアレイ1との間のクリアランス量を低減することができる。このため、表面実装型フィルタアレイ1は、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。
図7に示されるように、第一コイルパターンL33及び第二コイルパターンL34は、それぞれ、積層体10の内部に設けられたビアホール電極503及び504を介して第一I/O端子33及び第二I/O端子34に接続されている。ここで、ビアホール電極503及び504は、各基材層で導体パターンと導通させる電極である。つまり、導体パターンを形成する際に、ビアホール電極503及び504を回避する必要がない。そのため、ビアホール電極503及び504は、各コイル素子のインダクタンスを制限しない。このように、本実施の形態に係る表面実装型フィルタアレイ1では、各コイル素子が形成される積層体部分101において、導体パターンの形状を制限するビアホール電極が存在しない。したがって、表面実装型フィルタアレイ1では、積層体10内部を最大限に有効利用して、コイル素子を形成することができる。つまり、表面実装型フィルタアレイ1では、積層体10内部で取り得る最大のインダクタンスを有するコイル素子を形成できる。
なお、図7に示されるように、表面実装型フィルタアレイ1は、非磁性体を主成分として含む積層体部分102において、二つのビアホール電極506及び508を備える。なお、図4Bに示される基材層を用いる表面実装型フィルタアレイ1では、コンデンサ素子一つ当たりのビアホール電極の個数は、必ずしも二つではない。ここでは、本実施の形態の概念を説明するために、コンデンサ素子一つ当たりのビアホール電極の個数が二つである例を示す。
これらのビアホール電極506及び508は、コンデンサ素子C3の電極を形成する導体パターン間を接続するための電極である。そのため、これらのビアホール電極506及び508は、コンデンサ素子C3の電極を形成する導体パターン間を積層体10の内部で接続する場合には、最低限必要とされるビアホール電極である。つまり、表面実装型フィルタアレイ1では、積層体部分102において形成されるビアホール電極数は、最低限に抑制されている。これにより、表面実装型フィルタアレイ1では、積層体10の内部を最大限に有効利用してコンデンサ素子を形成することができる。つまり、表面実装型フィルタアレイ1では、積層体10内部で取り得る最大の容量を有するコンデンサ素子を形成できる。
ここで、本実施の形態に係る表面実装型フィルタアレイ1の効果を説明するために、比較例の表面実装型フィルタアレイについて図8を用いて説明する。
図8は、比較例の表面実装型フィルタアレイ1pの断面構造の一例を概念的に示す図である。図8に示される断面構造は、図7に示される本実施の形態に係る表面実装型フィルタアレイ1の断面構造に対応する。
図8に示されるように、比較例の表面実装型フィルタアレイ1pは、本実施の形態に係る表面実装型フィルタアレイ1と同様に、積層体10pの実装面17pに設けられた、第一I/O端子33p、第二I/O端子43p及びGND端子50pを備える。また、表面実装型フィルタアレイ1pは、積層体10pに内蔵されたコイル素子L3p及びコンデンサ素子C3pを含むフィルタ回路を備える。ここで、コイル素子L3pは、第一コイルパターンL33p及び第二コイルパターンL34pを備える。なお、図示されないが、表面実装型フィルタアレイ1pには、本実施の形態に係る表面実装型フィルタアレイ1と同様に、五つのフィルタ回路が設けられる。
図8に示されるように、表面実装型フィルタアレイ1pでは、積層体10pのうち非磁性体を主に含む積層体部分102pが実装面17p側に設けられ、磁性体を主に含む積層体部分101pが天面15p側に配置されている。これに伴い、表面実装型フィルタアレイ1pでは、各コンデンサ素子は実装面17p側に配置され、各コイル素子は天面15p側に配置されている。
図8に示されるように、表面実装型フィルタアレイ1pでは、以上のような構成を有することに伴い、少なくとも五つのビアホール電極511〜515を備える。ビアホール電極511及び512は、それぞれ、第一コイルパターンL33p及び第二コイルパターンL34pと第一I/O端子33p及び第二I/O端子43pとを接続する電極である。ビアホール電極513及び514は、それぞれ、コンデンサ素子C3pの各電極を構成する導体パターン間を接続する電極である。ビアホール電極515は、コイル素子L3pとコンデンサ素子C3pとを接続する電極である。
ビアホール電極511〜515は、導体パターンと導通させることなく、当該導体パターンが形成された基材層を貫通するビアホール電極である。つまり、表面実装型フィルタアレイ1pでは、各基材層に導体パターンを形成する場合に、ビアホール電極511〜515を避けて形成する必要がある。このため、ビアホール電極511〜515を備えることに起因して、各コイル素子のインダクタンス、及び、各コンデンサ素子の容量が制限される。
一方、本実施の形態に係る表面実装型フィルタアレイ1では、図7に示されるように、導体パターンと導通させることなく、当該導体パターンが形成された基材層を貫通するビアホール電極として、二つのビアホール電極506及び508だけを備える。
本実施の形態に係る表面実装型フィルタアレイ1においては、各コイル素子を実装面17側に設けること、及び、側面電極51及び52を設けることにより、ビアホール電極数の削減を実現している。つまり、各コイル素子を実装面17側に設けることにより、各コイル素子と各第一I/O端子及び各第二I/O端子との間に設けられるビアホール電極を削減している。また、側面電極51及び52を設けることにより、各コンデンサ素子とGND端子50とを接続するビアホール電極を削減している。
(実施の形態2)
次に、実施の形態2に係る表面実装型フィルタアレイについて説明する。本実施の形態では、表面実装型フィルタアレイと周辺に配置された部品などとの短絡の発生をさらに低減するために、積層体の実装面以外に電極を設けない例を示す。以下、本実施の形態に係る表面実装型フィルタアレイと、実施の形態1に係る表面実装型フィルタアレイ1との相違点を中心に説明する。
次に、実施の形態2に係る表面実装型フィルタアレイについて説明する。本実施の形態では、表面実装型フィルタアレイと周辺に配置された部品などとの短絡の発生をさらに低減するために、積層体の実装面以外に電極を設けない例を示す。以下、本実施の形態に係る表面実装型フィルタアレイと、実施の形態1に係る表面実装型フィルタアレイ1との相違点を中心に説明する。
図9は、本実施の形態に係る表面実装型フィルタアレイ1aの外観を示す斜視図である。
図10は、本実施の形態に係る表面実装型フィルタアレイ1aの断面構造の一例を概念的に示す図である。図10は、図9に示されるX−X断面の構造を示す。なお、図9は、表面実装型フィルタアレイ1aの断面構造をあくまで概念的に示す図であり、実際の断面構造を必ずしも正確に示す図ではない。
図10に示されるように、本実施の形態に係る表面実装型フィルタアレイ1aは、実施の形態1に係る表面実装型フィルタアレイ1と同様に、積層体10aの実装面17aに設けられたGND端子50aを備える。なお、図示されないが、表面実装型フィルタアレイ1aの実装面17aには、表面実装型フィルタアレイ1と同様に、五組の第一I/O端子及び第二I/O端子が設けられる。
表面実装型フィルタアレイ1aは、表面実装型フィルタアレイ1と同様に、積層体10aの内蔵されたコンデンサ素子C1a〜C5aを備える。コンデンサ素子C1a〜C5aは、積層体10aの天面15a側の非磁性体を主成分として含む積層体部分102aに配置されている。また、図示されないが、表面実装型フィルタアレイ1aは、表面実装型フィルタアレイ1と同様に、積層体10aの内蔵された五つのコイル素子を備える。当該五つのコイル素子は、積層体10aの実装面17a側の磁性体を主成分として含む積層体部分101aに配置されている。このように、表面実装型フィルタアレイ1aには、本実施の形態に係る表面実装型フィルタアレイ1と同様に、コイル素子及びコンデンサ素子を含む五つのフィルタ回路が設けられる。
本実施の形態に係る表面実装型フィルタアレイ1aは、図9に示されるように、積層体10aの側面16aに側面電極が形成されていない点、及び、積層体10aの内部にビアホール電極522が設けられている点において、実施の形態1に係る表面実装型フィルタアレイ1と相違する。
本実施の形態では、積層体10aの実装面17a以外の表面に電極が設けられないため、表面実装型フィルタアレイ1aと周辺に配置された部品などとの短絡の発生をさらに低減することができる。
なお、本実施の形態に係る表面実装型フィルタアレイ1aは、実施の形態1に係る表面実装型フィルタアレイ1と比べて、ビアホール電極が一つ多いが、それでもなお、図8に示される比較例の表面実装型フィルタアレイ1pより、ビアホール電極の個数は少ない。このように、本実施の形態に係る表面実装型フィルタアレイ1aにおいても、積層体10aの内部を有効利用してコイル素子及びコンデンサ素子を形成することができる。
(変形例)
以上、本発明の実施の形態に係る表面実装型フィルタアレイについて説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
以上、本発明の実施の形態に係る表面実装型フィルタアレイについて説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
例えば、上記各実施の形態では、各コイル素子は第一コイルパターン及び第二コイルパターンを含むが、各コイル素子は、一つのコイルパターンだけを含む構成でもよい。この構成においては、各コンデンサ素子は、対応するコイル素子の一方端に接続されてもよいし、コイルパターンの途中に接続されてもよい。
また、上記各実施の形態においては、GND端子50は直線状の形状を有し、各第一I/O端子と各第二I/O端子とは、GND端子に関して線対称に配置されたが、各端子の配置及び形状はこれに限定されない。各端子の配置及び形状は任意に定められてよい。
また、上記各実施の形態において、コンデンサ素子の各々の電極のうち、GND端子に接続される電極は、複数のコンデンサ素子に共通の電極であったが、必ずしも共通の電極でなくてもよい。
本発明は、コイル素子及びコンデンサ素子を内蔵した表面実装型フィルタ又は表面実装型フィルタアレイとして、電子機器に広く利用できる。本発明の表面実装型フィルタ又は表面実装型フィルタアレイは、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。
1、1a、1p 表面実装型フィルタアレイ
3 表面実装型フィルタ
10、10a、10p 積層体
15、15a、15p 天面
16、16a 側面
17、17a、17p 実装面
21〜25 フィルタ回路
31〜35、33p 第一I/O端子
41〜45、43p 第二I/O端子
50、50a、50p GND端子
51、52 側面電極
55、221〜265、281〜285、291、301〜305、311、321〜325、331 導体パターン
56、271〜275、296〜300、306〜309、316〜320、326〜329、502〜504、506、508、511〜515、522 ビアホール電極
101、101a、101p、102、102a、102p 積層体部分
201〜214 基材層
551、552、3311、3312 端部
C1〜C5、C1a〜C5a、C3p コンデンサ素子
L1〜L5、L3p コイル素子
L13、L23、L33、L33p、L43、L53 第一コイルパターン
L14、L24、L34、L34p、L44、L54 第二コイルパターン
3 表面実装型フィルタ
10、10a、10p 積層体
15、15a、15p 天面
16、16a 側面
17、17a、17p 実装面
21〜25 フィルタ回路
31〜35、33p 第一I/O端子
41〜45、43p 第二I/O端子
50、50a、50p GND端子
51、52 側面電極
55、221〜265、281〜285、291、301〜305、311、321〜325、331 導体パターン
56、271〜275、296〜300、306〜309、316〜320、326〜329、502〜504、506、508、511〜515、522 ビアホール電極
101、101a、101p、102、102a、102p 積層体部分
201〜214 基材層
551、552、3311、3312 端部
C1〜C5、C1a〜C5a、C3p コンデンサ素子
L1〜L5、L3p コイル素子
L13、L23、L33、L33p、L43、L53 第一コイルパターン
L14、L24、L34、L34p、L44、L54 第二コイルパターン
Claims (6)
- 複数の基材層を積層してなる積層体の表面に設けられた第一I/O端子、第二I/O端子及びGND端子と、
前記積層体に内蔵されており、一端が前記第一I/O端子、他端が前記第二I/O端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記GND端子に接続されたコンデンサ素子を含むフィルタ回路と、を備える表面実装型フィルタであって、
前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、
前記第一I/O端子、前記第二I/O端子及び前記GND端子は、前記積層体の前記実装面に設けられた平面電極端子であり、
前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、
前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一I/O端子及び前記第二I/O端子に接続されており、
前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記GND端子に接続されている
表面実装型フィルタ。 - 前記コイル素子は前記複数の基材層のうち、磁性体を主成分として含む基材層に設けられている
請求項1に記載の表面実装型フィルタ。 - 前記コイル素子は、前記第一I/O端子に接続された第一コイルパターンと、前記第二I/O端子及び前記第一コイルパターンに接続され、かつ、前記積層体における積層方向からの平面視で前記第一コイルパターンに隣接配置された第二コイルパターンと、を含み、前記コンデンサ素子の前記一端は、前記第一コイルパターンと前記第二コイルパターンとの接続部に接続される
請求項1又は2に記載の表面実装型フィルタ。 - 前記GND端子は直線状の形状を有し、前記第一I/O端子と前記第二I/O端子とは、前記GND端子に関して線対称に配置される
請求項1〜3のいずれか1項に記載の表面実装型フィルタ。 - 複数の基材層を積層してなる積層体の表面に設けられた第一I/O端子、第二I/O端子及びGND端子と、
前記積層体に内蔵されており、一端が前記第一I/O端子、他端が前記第二I/O端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記GND端子に接続されたコンデンサ素子を含むフィルタ回路と、を備え、
前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、
前記第一I/O端子、前記第二I/O端子及び前記GND端子は、前記積層体の前記実装面に設けられた平面電極端子であり、
前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、
前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一I/O端子及び前記第二I/O端子に接続されており、
前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記GND端子に接続され、
前記積層体には、複数組の前記第一I/O端子、前記第二I/O端子及び前記フィルタ回路が設けられ、
複数組の前記第一I/O端子、前記第二I/O端子及び前記フィルタ回路は、前記積層体の長手方向に配列されている
表面実装型フィルタアレイ。 - 複数の前記コンデンサ素子の各々の電極のうち、前記GND端子に接続される電極は、複数の前記コンデンサ素子に共通の電極である
請求項5に記載の表面実装型フィルタアレイ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015139234 | 2015-07-10 | ||
JP2015139234 | 2015-07-10 | ||
PCT/JP2016/068820 WO2017010265A1 (ja) | 2015-07-10 | 2016-06-24 | 表面実装型フィルタ及び表面実装型フィルタアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2017010265A1 true JPWO2017010265A1 (ja) | 2018-02-15 |
Family
ID=57757915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017528359A Pending JPWO2017010265A1 (ja) | 2015-07-10 | 2016-06-24 | 表面実装型フィルタアレイ |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2017010265A1 (ja) |
WO (1) | WO2017010265A1 (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11103229A (ja) * | 1997-09-26 | 1999-04-13 | Tdk Corp | 高周波部品およびその製造方法 |
JPH11283833A (ja) * | 1998-03-27 | 1999-10-15 | Murata Mfg Co Ltd | 積層型電子部品 |
JP2001085237A (ja) * | 1999-09-17 | 2001-03-30 | Murata Mfg Co Ltd | 積層インダクタアレイ |
JP2003151830A (ja) * | 2001-11-12 | 2003-05-23 | Murata Mfg Co Ltd | 積層型電子部品 |
JP2007019101A (ja) * | 2005-07-05 | 2007-01-25 | Tdk Corp | 積層型電子部品 |
JP2010062986A (ja) * | 2008-09-05 | 2010-03-18 | Murata Mfg Co Ltd | ノイズ対策部品の実装構造 |
JP2012119663A (ja) * | 2010-11-09 | 2012-06-21 | Murata Mfg Co Ltd | 電子部品及び基板モジュール |
-
2016
- 2016-06-24 JP JP2017528359A patent/JPWO2017010265A1/ja active Pending
- 2016-06-24 WO PCT/JP2016/068820 patent/WO2017010265A1/ja active Application Filing
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11103229A (ja) * | 1997-09-26 | 1999-04-13 | Tdk Corp | 高周波部品およびその製造方法 |
JPH11283833A (ja) * | 1998-03-27 | 1999-10-15 | Murata Mfg Co Ltd | 積層型電子部品 |
JP2001085237A (ja) * | 1999-09-17 | 2001-03-30 | Murata Mfg Co Ltd | 積層インダクタアレイ |
JP2003151830A (ja) * | 2001-11-12 | 2003-05-23 | Murata Mfg Co Ltd | 積層型電子部品 |
JP2007019101A (ja) * | 2005-07-05 | 2007-01-25 | Tdk Corp | 積層型電子部品 |
JP2010062986A (ja) * | 2008-09-05 | 2010-03-18 | Murata Mfg Co Ltd | ノイズ対策部品の実装構造 |
JP2012119663A (ja) * | 2010-11-09 | 2012-06-21 | Murata Mfg Co Ltd | 電子部品及び基板モジュール |
Also Published As
Publication number | Publication date |
---|---|
WO2017010265A1 (ja) | 2017-01-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101670184B1 (ko) | 적층 전자부품 및 그 제조방법 | |
CN107785148B (zh) | 电子部件 | |
JP2012256757A (ja) | Lc複合部品及びlc複合部品の実装構造 | |
JP2008054287A (ja) | ノイズフィルタアレイ | |
KR20160032581A (ko) | 인덕터 어레이 칩 및 그 실장기판 | |
KR20150014390A (ko) | 적층 코일 | |
CN104979069A (zh) | 芯片线圈部件和用于安装该芯片线圈部件的板 | |
KR20120122590A (ko) | 칩형 코일 부품 | |
TWI659522B (zh) | Electronic parts | |
JP6458904B2 (ja) | 受動素子アレイおよびプリント配線板 | |
JP6460328B2 (ja) | Lc複合部品 | |
KR20070060045A (ko) | 캐패시터 블록 및 적층 기판 | |
JP2017050556A (ja) | コモンモードフィルタ及びその製造方法 | |
KR20150089279A (ko) | 칩형 코일 부품 | |
JP2018056195A (ja) | 電子部品 | |
JP2018078450A (ja) | 積層型フィルタ | |
KR101565705B1 (ko) | 인덕터 | |
WO2017179586A1 (ja) | 表面実装型シールド部材及び回路モジュール | |
WO2017010265A1 (ja) | 表面実装型フィルタ及び表面実装型フィルタアレイ | |
JP6418092B2 (ja) | 表面実装型フィルタアレイ | |
CN107871586B (zh) | 层叠型电子部件的制造方法 | |
WO2018070105A1 (ja) | 積層型lcフィルタアレイ | |
KR20150098304A (ko) | 칩형 코일 부품 및 그 실장 기판 | |
KR20150053174A (ko) | 적층 인덕터 및 그 실장기판 | |
JP5725264B2 (ja) | 回路内蔵基板および複合モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171018 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181218 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190625 |