KR20160032581A - 인덕터 어레이 칩 및 그 실장기판 - Google Patents

인덕터 어레이 칩 및 그 실장기판 Download PDF

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KR20160032581A
KR20160032581A KR1020140122896A KR20140122896A KR20160032581A KR 20160032581 A KR20160032581 A KR 20160032581A KR 1020140122896 A KR1020140122896 A KR 1020140122896A KR 20140122896 A KR20140122896 A KR 20140122896A KR 20160032581 A KR20160032581 A KR 20160032581A
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손수환
최유진
김호윤
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삼성전기주식회사
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Abstract

본 발명은 복수의 자성체층이 적층된 본체와 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 제1 및 제2 코일부 및 상기 본체의 외부면에 배치되어 상기 제1 및 제2 코일부의 양단에 각각 연결된 제1 내지 제4 외부전극을 포함하며, 상기 제1 및 제2 코일부는 상기 본체의 두께 방향으로 배치되며, 그 사이에 배치된 갭층에 의해 분리된 인덕터 어레이 칩 및 그 실장 기판을 제공한다.

Description

인덕터 어레이 칩 및 그 실장기판 {Inductor array chip and board for mounting the same}
본 발명은 인덕터 어레이 칩 및 그 실장기판에 관한 것이다.
적층 칩소자 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하는 대표적인 수동소자이다.
적층 칩 타입의 인덕터는 자성체 또는 유전체에 코일을 형성하도록 도전 패턴을 인쇄한 후 적층하여 제조될 수 있다.
이와 같은 적층 칩 인덕터는 도전 패턴이 형성된 자성체 층을 다수 적층한 구조를 가지며, 상기 적층 칩 인덕터 내의 내부 도전 패턴은 칩 내에서 코일 구조를 형성하기 위해 각 자성체층에 형성된 비아 전극에 의해 순차적으로 접속되어 목표하는 인덕턴스 및 임피던스 등의 특성을 구현한다.
또한, 최근 전자기기가 경박단소화 되는 경향에 따라, 파워 인덕터(Power Inductor) 구조의 단순화에 대한 요구가 높아지고 있다.
특히, 우수한 성능을 제공하면서, 소형화 가능한 인덕터에 대한 사용자 요구가 높은 상황이다.
한편, 최근 다상(Multiphase) 등으로 인덕터가 많이 사용되고 있기 때문에 어레이(Array) 형태로의 적용은 실장 횟수의 감소 뿐 아니라 실장 면적의 감소 면에서도 큰 장점이 있다.
그러나, 상기 어레이(Array) 형태는 같은 칩 내에서 커플링(Coupling)의 문제가 있으므로, 이에 따른 대책이 필요한 실정이다.
일본공개공보 제2001-155950호
본 발명은 인덕터 어레이 칩 및 그 실장기판에 관한 것이다.
본 발명의 일 실시형태는, 복수의 자성체층이 적층된 본체와 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 제1 및 제2 코일부 및 상기 본체의 외부면에 배치되어 상기 제1 및 제2 코일부의 양단에 각각 연결된 제1 내지 제4 외부전극을 포함하며, 상기 제1 및 제2 코일부는 상기 본체의 두께 방향으로 배치되며, 그 사이에 배치된 갭층에 의해 분리된 인덕터 어레이 칩을 제공한다.
본 발명의 다른 실시형태는, 상부에 복수 개의 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 인덕터 어레이 칩;을 포함하며, 상기 인덕터 어레이 칩은 복수의 자성체층이 적층된 본체와 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 제1 및 제2 코일부 및 상기 본체의 외부면에 배치되어 상기 제1 및 제2 코일부의 양단에 각각 연결된 제1 내지 제4 외부전극을 포함하며, 상기 제1 및 제2 코일부는 상기 본체의 두께 방향으로 배치되며, 그 사이에 배치된 갭층에 의해 분리된 인덕터 어레이 칩의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따른 인덕터 어레이 칩은 2개 이상의 코일부를 하나의 칩에 구현함과 동시에 2개 이상의 코일부가 서로 비커플링(Non-coupled)되어 있어 결합 계수가 0에 가깝도록 설계할 수 있다.
이로 인하여, 종래 구조에 비하여 실장 횟수의 감소, 실장 면적의 감소 뿐만 아니라 각 코일부가 독립적으로 배치되므로 각 코일을 크게 제작할 수 있어 작은 칩 2개의 경우보다 구조적인 장점이 있다.
도 1은 본 발명의 일 실시형태에 따른 인덕터 어레이 칩의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 인덕터 어레이 칩의 구조를 설명하기 위한 분해 사시도이다.
도 4는 도 1의 인덕터 어레이 칩이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 자성체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
인덕터 어레이 칩
본 발명의 일 실시형태에 따른 인덕터 어레이 칩은 자성체 층 상에 도체 패턴이 형성되는 칩 인덕터(chip inductor), 파워 인덕터(power inductor), 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 일 실시형태에 따른 인덕터 어레이 칩의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 인덕터 어레이 칩의 구조를 설명하기 위한 분해 사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 인덕터 어레이 칩(10)은 복수의 자성체층(11a-11i)이 적층된 본체(11)와 상기 복수의 자성체층(11b-11d, 11f-11h)에 형성된 복수의 도체 패턴(12a~12c,22a~22c)과 복수의 도전성 비아(V)를 갖는 제1 및 제2 코일부(12, 22) 및 상기 본체(11)의 외부면에 배치되어 상기 제1 및 제2 코일부(12, 22)의 양단에 각각 연결된 제1 내지 제4 외부전극(31, 32, 33, 34)을 포함한다.
또한, 상기 제1 및 제2 코일부(12, 22)는 상기 본체(11)의 두께 방향으로 배치되며, 그 사이에 배치된 갭층(14)에 의해 분리될 수 있다.
상기 인덕터 어레이 칩(10)의 본체(11)는 도 3에 도시된 바와 같이, 복수의 자성체층(11a-11i)이 적층되어 이루어진다.
상기 복수의 자성체층(11a-11i) 중 상하부 자성체층(11a, 11i)은 커버층으로서 도체 패턴이 형성되지 않은 자성체층으로만 구성된다.
상기 커버층(11a,11i)은 필요한 두께에 따라 각각 복수의 층으로 구성될 수 있다.
본 실시형태에서, 복수의 자성체층 중 커버층과 같은 일부(11a,11i)와 후술하는 바와 같이 갭층을 형성하는 자성체층(11e)를 제외한 자성체층(11b-11d, 11f-11h)에는 도체 패턴(12a-12c, 22a-22c)과 도전성 비아(V)가 형성된다.
상기 도체 패턴(12a-12c, 22a-22c) 중 제1 코일부를 구성하는 도체 패턴(12a-12c)과 제2 코일부를 구성하는 도체 패턴(22a-22c)은 각각 도전성 비아(V)에 의해 접속되어 중첩된 위치에서 주회하는 제1 코일부(12)와 제2 코일부(22)를 형성한다.
상기 제1 코일부(12)의 양단(I,O)은 각각 제1 및 제4 외부전극(31, 34)에 연결될 수 있도록 인출된 형태를 갖는다.
또한, 상기 제2 코일부(22)의 양단(I,O)은 각각 제2 및 제3 외부전극(32, 33)에 연결될 수 있도록 인출된 형태를 갖는다.
따라서, 상기 제1 외부전극(31)과 제2 외부전극(32)은 입력 단자로서 기능할 수 있으며, 제3 외부전극(33)과 제4 외부전극(34)은 출력 단자로서 기능할 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 본체(11)는 자성체 그린시트 상에 도체 패턴(12a-12c, 22a-22c)을 인쇄하고, 상기 도체 패턴(12a-12c, 22a-22c)이 형성된 자성체 그린시트를 적층한 후 소결하여 제조될 수 있다.
상기 본체(11)는 육면체 형상일 수 있다. 자성체 그린 시트를 적층한 후 칩 형상으로 소결할 때, 세라믹 분말의 소결 수축으로 인하여 상기 본체(11)의 외관은 완전한 직선을 가진 육면체 형상이 아닐 수 있다. 다만, 상기 본체(11)는 실질적으로 육면체 형상을 가진 것으로 볼 수 있다.
상기 자성체 층(11a-11i)은 페라이트 또는 금속계 연자성 재료로 제작될 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
한편, 상기 도체 패턴(12a-12c, 22a-22c)은 은(Ag)을 주성분으로 하는 도전 페이스트를 소정 두께로 인쇄하여 형성될 수 있다. 상기 도체 패턴(12a-12c, 22a-22c)은 길이 방향 양 단부에 형성되는 제1 내지 제4 외부 전극(31, 32, 33, 34)에 전기적으로 연결될 수 있다.
상기 제1 내지 제4 외부 전극(31, 32, 33, 34)은 상기 본체(11)의 폭 방향 양 단부에 형성될 수 있으며, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있으나, 재료는 특별히 이들로 제한되는 것은 아니다.
또한, 상기 제1 내지 제4 외부 전극(31, 32, 33, 34)을 형성하는 방법도 도금에 한정되는 것은 아니며, 도전성 페이스트를 도포하여 형성할 수 있음은 물론이다.
상기 도체 패턴(12a-12c, 22a-22c) 중 4개의 도체 패턴(12a, 12c, 22a, 22c)은 상기 제1 내지 제4 외부 전극(31, 32, 33, 34)과 전기적으로 접속되는 리드를 구비할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 도체 패턴(12a-12c, 22a-22c)은 각각 2.5회의 턴 수를 가지지만, 이에 한정되는 것은 아니다.
상기 도체 패턴 중 제1 코일부(12)와 제2 코일부(22)를 구성하는 각각의 도체 패턴이 2.5회의 턴 수를 가지기 위해, 커버층을 이루는 상부 및 하부의 자성체 층(11a, 11i) 사이에 도체 패턴(12a-12c, 22a-22c)이 형성된 자성체층(11b-11d, 11f-11h)이 배치될 수 있다.
도 2를 참조하면, 상기 제1 및 제2 코일부(12, 22)는 상기 본체(11)의 두께 방향으로 배치되며, 그 사이에 배치된 갭층(14)에 의해 분리될 수 있다.
본 발명의 제1 실시형태에서 상기 제1 코일부(12)는 제1 인덕터를 구성할 수 있으며, 상기 제2 코일부(22)는 제2 인덕터를 구성할 수 있다.
상기 제1 코일부(12)를 포함하는 제1 인덕터부와 상기 제2 코일부(22)를 포함하는 제2 인덕터부는 직렬로 혹은 병렬로 연결될 수 있다.
상기 제1 및 제2 코일부(12, 22)는 상기 본체(11)의 두께 방향으로 배치되며, 상기 본체(11)의 두께 방향 상하에 위치할 수 있다.
상기 제1 코일부(12)와 상기 제2 코일부(22)의 중심 코어는 상기 본체(11)의 적층 방향에서 동일한 곳에 위치할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 제1 코일부(12)와 상기 제2 코일부(22)의 중심 코어는 상기 도체 패턴(12a-12c, 22a-22c)이 형성된 상기 자성체층(11b-11d, 11f-11h)을 적층한 경우 도체 패턴 내측의 자성체층 영역 중 중심부 영역을 의미할 수 있다.
또는, 상기 본체(11)의 길이-두께(L-T) 방향에서 상기 코일부의 중심축 영역을 의미할 수도 있다.
상기 갭층(14)은 상기 본체(11)의 상기 제1 코일부(12)와 제2 코일부(22)의 사이에 배치되며, 상기 제1 코일부(12)와 제2 코일부(22)는 상기 갭층(14)에 의해 분리될 수 있다.
상기 제1 코일부(12)와 제2 코일부(22)는 상기 갭층(14)에 의해 분리됨으로써, 상기 제1 코일부(12)와 제2 코일부(22)는 비커플링(Non-coupled) 타입일 수 있다.
본 발명의 일 실시 형태에 따른 인덕터 어레이 칩(10)은 상기와 같이 2개 이상의 코일부를 하나의 칩에 구현함과 동시에 2개 이상의 코일부가 서로 비커플링 (Non-coupled)되어 있어 결합 계수가 0에 가깝도록 설계할 수 있다.
이로 인하여, 종래 구조에 비하여 2개 이상의 코일부를 하나의 칩에 구현하였으므로 실장 횟수의 감소, 실장 면적의 감소 효과가 있으며, 이에 더하여 각 코일부가 독립적으로 배치되므로 각 코일을 크게 제작할 수 있어 작은 칩 2개의 경우보다 구조적인 장점이 있다.
상기 제1 코일부(12)와 제2 코일부(22)는 상기 본체의 내부에 배치된 갭층(14)을 기준으로 대칭인 형상일 수 있다.
상기 갭층(14)은 투자율이 낮은 Zn-페라이트 계열의 비자성체 또는 SiO2, Al2O3, TiO2, ZrO2 중 어느 하나 이상을 포함하는 유전체를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 갭층(14)은 두께(tg)가 5 μm 이상이며, 상기 제1 및 제2 코일부의 두께의 1/2 이하를 만족할 수 있다.
상기 갭층(14)의 두께(tg)가 5 μm 이상이며, 상기 제1 및 제2 코일부의 두께의 1/2 이하를 만족하도록 조절함으로써, 상기 제1 코일부(12)와 제2 코일부(22) 사이의 결합 계수가 0에 가깝도록 설계할 수 있으며, 비커플링(Non-coupled) 타입을 구현할 수 있다.
상기 갭층(14)의 두께(tg)가 5 μm 미만일 경우에는 상기 제1 코일부(12)와 제2 코일부(22)의 자속이 서로 영향을 미칠 수 있어 두 코일간의 커플링이 커져서 비커플링(Non-coupled) 타입의 제품을 구현할 수 없다.
또한, 상기 갭층(14)의 두께(tg)가 상기 제1 및 제2 코일부(12, 22)의 두께의 1/2을 초과하는 경우에는 상기 갭층(14)의 두께(tg)가 너무 두꺼워 설계값 혹은 그 이상의 인덕턴스를 구현할 수 없다.
본 발명의 일 실시형태에 따르면, 상기 제1 코일부(12)와 상기 제2 코일부(22)의 회전 방향은 동일할 수 있으며, 한편 상기 제1 코일부(12)와 상기 제2 코일부(22)의 회전 방향은 반대일 수도 있다.
상기 제1 코일부(12)와 상기 제2 코일부(22)의 회전 방향이 동일한 경우에는 자속 방향이 동일하며, 회전 방향이 반대인 경우에는 자속 방향이 서로 반대로 형성되고, 상기 제1 코일부(12)와 상기 제2 코일부(22)는 비커플링되어 서로 영향을 미치지 않는다.
인덕터 어레이 칩의 실장 기판
도 4는 도 1의 인덕터 어레이 칩이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 4를 참조하면, 본 실시 형태에 따른 인덕터 어레이 칩(10)의 실장 기판(200)은 인덕터 어레이 칩(10)이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 복수의 전극 패드(220)를 포함한다.
이때, 상기 인덕터 어레이 칩(10)은 상기 제1 내지 제4 외부 전극(31, 32, 33, 34)이 각각 상기 복수의 전극 패드(220) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기 제1 코일부(12)와 제2 코일부(22)는 상기 본체의 내부에 배치된 갭층을 기준으로 대칭일 수 있다.
상기 제1 코일부(12)와 상기 제2 코일부(22)의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치할 수 있다.
상기 제1 코일부(12)와 상기 제2 코일부(22)의 회전 방향은 동일하거나 혹은 반대 방향일 수 있다.
상기 갭층(14)은 투자율이 낮은 Zn-페라이트 계열의 비자성체 또는 SiO2, Al2O3, TiO2, ZrO2 중 어느 하나 이상을 포함하는 유전체를 포함할 수 있다.
상기 제1 코일부(12)와 제2 코일부(22)는 비커플링(Non-coupled) 타입일 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 입력 단자이고, 제3 및 제4 외부전극(33, 34)은 출력 단자일 수 있다.
본 발명의 일 실시 형태에 따른 인덕터 어레이 칩(10) 및 그 실장 기판(200)은 상기와 같이 2개 이상의 코일부를 하나의 칩에 구현함과 동시에 2개 이상의 코일부가 서로 비커플링 (Non-coupled)되어 있어 결합 계수가 0에 가깝도록 설계할 수 있다.
이로 인하여, 종래 구조에 비하여 2개 이상의 코일부를 하나의 칩에 구현하였으므로 실장 횟수의 감소, 실장 면적의 감소 효과가 있으며, 이에 더하여 각 코일부가 독립적으로 배치되므로 각 코일을 크게 제작할 수 있어 작은 칩 2개의 경우보다 구조적인 장점이 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10; 적층 인덕터 11; 본체
11a-11i; 자성체층 12; 제1 코일부
22: 제2 코일부
12a~12c,22a~22c; 도체 패턴 14: 갭층
31, 32, 33, 34; 제1 내지 제4 외부전극
200; 실장 기판 210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더

Claims (18)

  1. 복수의 자성체층이 적층된 본체;
    상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 제1 및 제2 코일부; 및
    상기 본체의 외부면에 배치되어 상기 제1 및 제2 코일부의 양단에 각각 연결된 제1 내지 제4 외부전극;을 포함하며,
    상기 제1 및 제2 코일부는 상기 본체의 두께 방향으로 배치되며, 그 사이에 배치된 갭층에 의해 분리된 인덕터 어레이 칩.
  2. 제1 항에 있어서,
    상기 제1 코일부와 제2 코일부는 상기 본체의 내부에 배치된 갭층을 기준으로 대칭인 인덕터 어레이 칩.
  3. 제1 항에 있어서,
    상기 갭층은 두께가 5 μm 이상이며, 상기 제1 및 제2 코일부의 두께의 1/2 이하인 인덕터 어레이 칩.
  4. 제1 항에 있어서,
    상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치하는 인덕터 어레이 칩.
  5. 제1 항에 있어서,
    상기 제1 코일부와 상기 제2 코일부의 회전 방향은 동일한 인덕터 어레이 칩.
  6. 제1 항에 있어서,
    상기 제1 코일부와 상기 제2 코일부의 회전 방향은 반대인 인덕터 어레이 칩.
  7. 제1 항에 있어서,
    상기 갭층은 투자율이 낮은 Zn-페라이트 계열의 비자성체 또는 SiO2, Al2O3, TiO2, ZrO2 중 어느 하나 이상을 포함하는 유전체를 포함하는 인덕터 어레이 칩.
  8. 제1 항에 있어서,
    상기 제1 코일부와 제2 코일부는 비커플링(Non-coupled) 타입인 인덕터 어레이 칩.
  9. 제1 항에 있어서,
    상기 제1 및 제2 외부전극은 입력 단자이고, 제3 및 제4 외부전극은 출력 단자인 인덕터 어레이 칩.
  10. 상부에 복수 개의 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 인덕터 어레이 칩;을 포함하며,
    상기 인덕터 어레이 칩은 복수의 자성체층이 적층된 본체와 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 제1 및 제2 코일부 및 상기 본체의 외부면에 배치되어 상기 제1 및 제2 코일부의 양단에 각각 연결된 제1 내지 제4 외부전극을 포함하며, 상기 제1 및 제2 코일부는 상기 본체의 두께 방향으로 배치되며, 그 사이에 배치된 갭층에 의해 분리된 인덕터 어레이 칩의 실장 기판.
  11. 제10 항에 있어서,
    상기 제1 코일부와 제2 코일부는 상기 본체의 내부에 배치된 갭층을 기준으로 대칭인 인덕터 어레이 칩의 실장 기판.
  12. 제10 항에 있어서,
    상기 갭층은 두께가 5 μm 이상이며, 상기 제1 및 제2 코일부의 두께의 1/2 이하인 인덕터 어레이 칩의 실장 기판.
  13. 제10 항에 있어서,
    상기 제1 코일부와 상기 제2 코일부의 중심 코어는 상기 본체의 적층 방향에서 동일한 곳에 위치하는 인덕터 어레이 칩의 실장 기판.
  14. 제10 항에 있어서,
    상기 제1 코일부와 상기 제2 코일부의 회전 방향은 동일한 인덕터 어레이 칩의 실장 기판.
  15. 제10 항에 있어서,
    상기 제1 코일부와 상기 제2 코일부의 회전 방향은 반대인 인덕터 어레이 칩의 실장 기판.
  16. 제10 항에 있어서,
    상기 갭층은 투자율이 낮은 Zn-페라이트 계열의 비자성체 또는 SiO2, Al2O3, TiO2, ZrO2 중 어느 하나 이상을 포함하는 유전체를 포함하는 인덕터 어레이 칩의 실장 기판.
  17. 제10 항에 있어서,
    상기 제1 코일부와 제2 코일부는 비커플링(Non-coupled) 타입인 인덕터 어레이 칩의 실장 기판.
  18. 제10 항에 있어서,
    상기 제1 및 제2 외부전극은 입력 단자이고, 제3 및 제4 외부전극은 출력 단자인 인덕터 어레이 칩의 실장 기판.
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