JPWO2016002157A1 - 半導体装置 - Google Patents

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Abstract

窒化物半導体にクラックを発生させることなく、所定の方向に十分に大きい引っ張り応力を付与し、電子移動度の向上を図ることができるようにする。半導体装置は、基板（１０１）と、該基板（１０１）の上に配置され、ＧａＮにより構成された電子走行層（１０３）と、該電子走行層（１０３）の上に配置され、ＡｌＧａＮにより構成された電子供給層（１０４）とを有している。基板（１０１）は、該基板（１０１）における主面内の第１の方向と、主面内で第１の方向と直交する第２の方向とにおいて互いの熱膨張係数が異なり、電子走行層（１０３）において、引っ張り応力が生じている。

Description

本開示は、半導体装置に関し、特に、高いキャリア移動度を持つ半導体装置に関する。
高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＥＭＴと略称する。）は、ヘテロ接合界面に発生する高濃度の２次元ガスをチャネルとして利用するデバイスである。窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）若しくは窒化インジウム（ＩｎＮ）又はそれらの混晶である窒化物半導体からなるＨＥＭＴは、窒化物半導体の自発分極とピエゾ分極とによって、ヘテロ接合界面に、アンドープであっても、キャリア濃度が１×１０１９ｃｍ−３以上の高濃度で且つ電子移動度が高い２次元電子ガスを発生させることができるので、オン抵抗が低く大電流で動作するトランジスタを得ることができる。
ＨＥＭＴにおける電子移動度を増大する方法として、チャネルに引っ張り応力を与える方法が知られている。これは、チャネルに引っ張り応力を与えると、当該引っ張り応力が生じた方向において伝導帯の縮退が解消されて、電子の有効質量が小さくなるためである。
窒化物半導体にシリコン（Ｓｉ）からなる基板又は酸化ガリウム（β−Ｇａ２Ｏ３）からなる基板を用いると、窒化物半導体に引っ張り応力が生じる。これは、シリコン又は酸化ガリウムにおける熱膨張係数が、窒化物半導体の熱膨張係数よりも小さいからである。ここで、窒化物半導体の成長用基板として、酸化ガリウムを用いる構成は、例えば、特許文献１に記載されている。
特開２０１０−１８３０２６号公報
しかしながら、基板の構成材料と窒化物半導体との熱膨張係数の差が大きくなり過ぎると、結晶成長の後の冷却時に窒化物半導体にクラックが発生するという問題がある。
本開示は、上記の問題に鑑み、窒化物半導体にクラックを発生させることなく、所定の方向に十分に大きい引っ張り応力を付与し、電子移動度の向上を図ることができるようにすることを目的とする。
上記の目的を達成するため、本開示は、半導体装置を、半導体の成長用基板の面内における互いに交差する方向の熱膨張係数又は基板密度を異ならせる構成とする。
本開示の一態様に係る半導体装置は、基板と、基板の上に配置され、第１の窒化物半導体により構成された電子走行層と、電子走行層の上に配置され、第２の窒化物半導体により構成された電子供給層とを備え、基板は、該基板における主面内の第１の方向と、主面内で第１の方向と直交する第２の方向とにおいて互いの熱膨張係数が異なり、電子走行層において、引っ張り応力が生じている。
本開示の他の態様に係る半導体装置は、第１の密度を有する基板と、基板の上に配置され、第１の窒化物半導体により構成された電子走行層と、電子走行層の上に配置され、第２の窒化物半導体により構成された電子供給層とを備え、基板は第１の密度よりも小さい第２の密度を有する複数の領域を有している。
本開示によれば、窒化物半導体にクラックを発生させることなく、所定の方向に十分に大きい引っ張り応力が付与されるので、電子移動度の向上を図ることができる。
図１は第１の実施形態に係る半導体装置を示す断面図である。 図２は第１の実施形態に係る半導体装置における基板材料のＧａ２Ｏ３の面方位と半導体材料のＧａＮの面方位との関係を示す模式的な斜視図である。 図３Ａは第１の実施形態に係る半導体装置におけるキャリア移動度を表すグラフである。 図３Ｂは第１の実施形態に係る半導体装置におけるシートキャリア密度を表すグラフである。 図４は第２の実施形態に係る半導体装置を示す断面図である。 図５は図４のＶ−Ｖ線における断面図である。 図６は図４のVI−VI線における断面図である。 図７は第２の実施形態に係る半導体装置におけるキャリア移動度を表すグラフである。
（第１の実施形態）
まず、第１の実施形態で用いる酸化ガリウム（Ｇａ２Ｏ３）基板について説明する。単斜晶構造であるＧａ２Ｏ３は、β相が安定相であり、ａ軸、ｂ軸及びｃ軸の各格子定数がそれぞれ１．２２３ｎｍ、０．３０４ｎｍ、及び０．５８０ｎｍと異なるのが特徴である。酸化ガリウムは、さらに熱膨張係数にも異方性を有している。具体的には、結晶軸における［１００］方向は、１．９×１０−６／Ｋ〜５．３×１０−６／Ｋであり、［０１０］方向は、５．９×１０−６／Ｋ〜８．６×１０−６／Ｋであり、［００１］方向は、５．９×１０−６／Ｋ〜８．６×１０−６／Ｋである。
一般に、半導体の組成と異なる異種基板の上に、該半導体を結晶成長する場合には、結晶成長後の降温過程（冷却時）において、基板と半導体との熱膨張係数の違いによって反りが生じる。半導体の熱膨張係数が基板の熱膨張係数よりも大きい場合は、半導体から基板の方向に凸状の反りが生じるため、該半導体には引っ張り応力が付与される。逆に、半導体の熱膨張係数が基板の熱膨張係数よりも小さい場合は、基板から半導体の方向に凸状の反りが生じるため、該半導体には圧縮応力が付与される。
主面の面方位が（−２０１）面であるβ−Ｇａ２Ｏ３基板（以下、単にＧａ２Ｏ３基板と呼ぶ。）は、主面内の第１の方向と該第１の方向と直交する方向とにおいて、互いの熱膨張係数が異なる。例えば、Ｇａ２Ｏ３基板の上に、主面が（０００１）面すなわちｃ面であるＧａＮを結晶成長した場合に、ＧａＮのｃ軸に垂直な方向の熱膨張係数は、５．６×１０−６／Ｋであり、Ｇａ２Ｏ３の結晶軸における［１００］方向の熱膨張係数よりも大きく、且つ、Ｇａ２Ｏ３の［１００］方向に垂直な方向である［０１０］方向の熱膨張係数よりも小さい。このため、Ｇａ２Ｏ３の上に成長したＧａＮには、ｃ面内において引っ張り応力と圧縮応力とが混在する、いわゆる一軸性応力を生じることになる。なお、面方位又は結晶軸を表すミラー指数における負符号（−）は該符号に続く一の指数の反転を便宜的に表している。
図１は本実施形態に係る半導体装置である高電子移動度トランジスタ（ＨＥＭＴ）の断面構成を表している。
図１に示すように、本実施形態に係る半導体装置は、Ｇａ２Ｏ３基板１０１と、Ｇａ２Ｏ３基板１０１の主面上に配置されたＧａＮからなるバッファ層１０２と、バッファ層１０２の上に配置されたアンドープのＧａＮからなる電子走行層１０３と、電子走行層１０３の上に配置されたアンドープのＡｌＧａＮからなる電子供給層１０４と、電子供給層１０４の上に配置されたＧａＮからなるキャップ層１０５とを有している。以下、このような半導体の積層構造をＨＥＭＴ構造と呼ぶことがある。また、Ｇａ２Ｏ３基板１０１の上方の、電子走行層１０３と電子走行層１０３の上に配置された電子供給層１０４とを含む構造を、ＡｌＧａＮ／ＧａＮ構造と呼ぶこともある。
ここで、Ｇａ２Ｏ３基板１０１の厚さは、例えば６５０μｍであり、バッファ層１０２の厚さは、例えば３０ｎｍであり、電子走行層１０３の厚さは、例えば２μｍであり、電子供給層１０４の厚さは、例えば５０ｎｍであり、キャップ層１０５の厚さは、例えば２０ｎｍである。また、電子供給層１０４を構成するＡｌＧａＮのＡｌ組成は、例えば１５％である。
電子供給層１０４の上には、ゲート電極１０６が配置されている。電子供給層１０４の上で、且つゲート電極１０６の両側には、それぞれゲート電極１０６と所定の間隔をおいてソース電極１０７及びドレイン電極１０８が配置されている。ゲート電極１０６は、チタン（Ｔｉ）、金（Ａｕ）及びパラジウム（Ｐｄ）からなる積層構造（図示せず）を有している。ここで、Ｔｉの厚さは、例えば１０ｎｍであり、Ａｕの厚さは、例えば１００ｎｍであり、Ｐｄの厚さは、例えば１００ｎｍである。ソース電極１０７及びドレイン電極１０８は、Ｔｉ、Ａｌ及びＴｉの積層構造（図示せず）であり、それぞれの厚さは、例えば、Ｔｉが２０ｎｍであり、Ａｌが２０ｎｍである。
また、ゲート電極１０６、ソース電極１０７及びドレイン電極１０８は、電子走行層１０３において電子が走行する方向（ゲート長方向）が、Ｇａ２Ｏ３の結晶軸における［−１０２］方向と平行となるように配置されている。
直径が５．０８ｃｍ（２インチ）のＧａ２Ｏ３基板１０１の上に、図１に示す構造を有するＨＥＭＴを作製し、その反りを測定した。以下、Ｇａ２Ｏ３基板１０１から電子走行層１０３に向かう方向を「上方向」とし、電子走行層１０３からＧａ２Ｏ３基板１０１に向かう方向を「下方向」とする。
Ｇａ２Ｏ３基板における［０１０］方向に対しては、上方向に凸状の反りが生じており、その大きさは２５μｍである。以下、上方向に凸状を正符号で＋２５μｍのように記述する。一方、Ｇａ２Ｏ３基板における［０１０］方向と直交する［−１０２］方向に対しては、下方向に凸状の反りが生じており、その大きさは１５μｍである。以下、下方向に凸状を負符号で−１５μｍのように記述する。すなわち、電子走行層１０３には、Ｇａ２Ｏ３基板の［０１０］方向と平行な方向には圧縮応力が生じ、［−１０２］方向に平行な方向には引っ張り応力が生じる。つまり、電子走行層１０３を走行する電子の方向は、引っ張り応力が生じる方向と一致する。なお、「一致する」とは、製造上の誤差を含み、実質的に一致することを意味する。
Ｇａ２Ｏ３基板及びその上のＨＥＭＴ構造における反り量をより詳細に調べたところ、上方向の反り量が最大となるのは［０１０］方向であり、下方向の反り量が最大となるのは［−１０２］方向である。以下、同一平面内において、引っ張り応力と圧縮応力との両方の応力が生じることを、「一軸性応力が生じる」と定義する。
なお、特許文献１のように、主面が（１００）面、又は（１００）面に対して２°以上且つ４°以下の角度で傾斜する面であるＧａ２Ｏ３基板においては、主面内での熱膨張係数は方向によらず実質的に均一となる。従って、該主面上のＧａＮ結晶においては、一軸性応力は生じない。
図２は、図１に示すＧａ２Ｏ３基板１０１とＧａＮからなる電子走行層１０３との面方位の関係を示している。図２に示すように、窒化物半導体であるＧａＮは、六方晶系に属し、上述したようにＧａ２Ｏ３は、単斜晶系に属する。
図３Ａは、ホール測定により測定したＡｌＧａＮ／ＧａＮ構造のキャリア移動度を表している。また、図３Ｂは、ホール測定により測定したＡｌＧａＮ／ＧａＮ構造のシートキャリア密度を表している。図３Ａには、比較例１として、Ｇａ２Ｏ３基板の［０１０］方向に電子が走行するように電極を形成したＡｌＧａＮ／ＧａＮ構造のキャリア移動度と、比較例２として、面内方向で歪みが等方的なＳｉ基板上におけるＡｌＧａＮ／ＧａＮ構造のキャリア移動度をも併せて表している。また、図３Ｂには、比較例１として、Ｇａ２Ｏ３基板の［０１０］方向に電子が走行するように電極を形成したＡｌＧａＮ／ＧａＮ構造のシートキャリア密度と、比較例２として、面内方向で歪みが等方的なＳｉ基板上におけるＡｌＧａＮ／ＧａＮ構造のシートキャリア密度をも併せて表している。
図３Ａに示すように、Ｇａ２Ｏ３基板上に形成されたＡｌＧａＮ／ＧａＮ構造において、［０１０］方向に電子が走行する場合（比較例１）は、Ｓｉ基板上のＡｌＧａＮ／ＧａＮ構造の場合（比較例２）よりもキャリア移動度が大きい。さらに、本実施形態であるＧａ２Ｏ３基板の［−１０２］方向に電子が走行する場合のキャリア移動度は、Ｇａ２Ｏ３基板の［０１０］方向に電子が走行する場合（比較例１）のキャリア移動度よりも２０％程度大きい。これは、電子走行層１０３において、特に電子が走行する方向に引っ張り応力が生じることにより、当該引っ張り応力が生じた方向において伝導帯の縮退が解消されて、電子の有効質量が小さくなったからと考えられる。
キャリア移動度はキャリアの有効質量に反比例するため、電子の有効質量が小さくなることによってその移動度が増大する。このとき、電子供給層１０４には、電子走行層１０３との格子不整合による引っ張り応力と、Ｇａ２Ｏ３基板１０１と電子供給層１０４との熱膨張係数の差による一軸性応力との両方の応力が生じている。このとき、２つの応力が合わさることによって、キャリア密度が変化する場合がある。なお、本実施形態に係る評価対象は、Ｇａ２Ｏ３基板１０１の主面における面内方向のシートキャリア密度であるため、図３Ｂに示すシートキャリア密度に、方位依存性が生じないのは妥当である。
電子走行層１０３に付与される応力の大きさは、Ｇａ２Ｏ３基板１０１の厚さと、該基板１０１の上に形成されるＨＥＭＴ構造の厚さとの割合を変えることによって変更することができる。例えば、Ｇａ２Ｏ３基板１０１の厚さを一定として、ＨＥＭＴ構造におけるバッファ層１０２を、ＨＶＰＥ（ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）法等により厚くすればするほど、電子走行層１０３における熱膨張係数が優勢となって、電子走行層１０３に付与される一軸性応力は小さくなる。同様に、Ｇａ２Ｏ３基板１０１の裏面を研磨する等、該基板１０１を薄くしても一軸性応力は小さくなる。逆に、ＨＥＭＴ構造を薄くするか、又はＧａ２Ｏ３基板１０１を厚くすると、Ｇａ２Ｏ３基板１０１の熱膨張係数が優勢となるため、電子走行層１０３に付与される一軸性応力は大きくなる。
本実施形態においては、ＨＥＭＴ構造における電子走行層１０３を走行する電子の方向を、Ｇａ２Ｏ３基板１０１の結晶軸における［−１０２］方向と一致するようにしたが、この方向に限定されない。すなわち、電子の走行方向に引っ張り応力が加わっていれば、キャリア移動度が増大する。なお、引っ張り応力の効果が最も現れる方向は、反り量が最も大きい方向であるのはいうまでもない。但し、引っ張り応力はクラックの原因となるため、電子が走行する方向と異なる方向に生じる応力は、より小さい引っ張り応力又は圧縮応力である方が好ましい。
なお、本実施形態において説明した、主面の面方位が（−２０１）面であるβ−Ｇａ２Ｏ３基板以外の基板であっても、β−Ｇａ２Ｏ３基板と同様の特性を有する基板を用いれば、同等の効果を得ることができる。
このように、本実施形態によると、半導体装置における電子移動度を向上させることにより、該半導体装置の高速化及び低消費電力化を図ることができる。
（第２の実施形態）
以下、第２の実施形態で用いる応力付与部を有する基板が電子走行層に応力を付与する原理について説明する。
集光したフェムト秒レーザ等の高出力レーザ光を、サファイア（単結晶Ａｌ２Ｏ３）又はシリコン（Ｓｉ）等からなる基板に照射すると、レーザ光の焦点近傍において結晶が融解して、結晶におけるレーザ照射された領域の体積が膨張する。このような体積膨張領域を基板内に複数個形成すると、基板内に応力が発生して、該基板を反らせることが可能となる。なお、反りの形状及び反りの大きさは、レーザ照射の条件（出力、間隔及び深さ等）に依存する。従って、結晶成長用の基板から該基板上の結晶体である半導体に向かう方向（以下、上方向という。）に凸状の反りを持たせることにより、該半導体に対して圧縮応力を付与できる。逆に、基板上の半導体から基板に向かう方向（以下、下方向という。）に凸状の反りを持たせることにより、該半導体に対して引っ張り応力を付与することができる。
図４は本実施形態に係る半導体装置である高電子移動度トランジスタ（ＨＥＭＴ）の断面構成を示している。
図４に示すように、本実施形態に係る半導体装置は、面方位の（０００１）面を主面とするサファイア基板２０１と、該サファイア基板２０１の主面上に配置されたＧａＮからなるバッファ層２０２と、該バッファ層２０２の上に配置されたアンドープのＧａＮからなる電子走行層２０３と、該電子走行層２０３の上に配置されたアンドープのＡｌＧａＮからなる電子供給層２０４と、該電子供給層２０４の上に配置されたＧａＮからなるキャップ層２０５とを有している。
本実施形態においては、サファイア基板２０１の厚さは、例えば６５０μｍであり、バッファ層２０２の厚さは、例えば３０ｎｍであり、電子走行層２０３の厚さは、例えば２μｍであり、電子供給層２０４の厚さは、例えば５０ｎｍであり、キャップ層２０５の厚さは、例えば２０ｎｍである。また、電子供給層２０４を構成するＡｌＧａＮのＡｌ組成は、例えば１５％である。
電子供給層２０４の上には、ゲート電極２０６が配置されている。電子供給層２０４の上で、且つゲート電極２０６の両側には、それぞれゲート電極２０６と所定の間隔をおいてソース電極２０７及びドレイン電極２０８が配置されている。ゲート電極２０６は、Ｔｉ、Ａｕ及びＰｄの積層構造（図示せず）を有している。ここで、Ｔｉの厚さは、例えば１０ｎｍであり、Ａｕの厚さは、例えば１００ｎｍであり、Ｐｄの厚さは、例えば１００ｎｍである。ソース電極１０７及びドレイン電極１０８は、Ｔｉ、Ａｌ及びＴｉの積層構造（図示せず）であり、それぞれの厚さは、例えば、Ｔｉが２０ｎｍであり、Ａｌが２０ｎｍである。
サファイア基板２０１の上部及び下部には、レーザ照射により形成された複数の領域である応力付与部２０９が設けられている。複数の応力付与部２０９のうち、サファイア基板２０１の上部（表面側）に応力付与部２０９ａが形成され、サファイア基板２０１の下部（裏面側）に応力付与部２０９ｂが形成されている。
複数の応力付与部２０９は、それぞれレーザ照射により体積膨張しているため、その密度は、サファイア基板２０１の密度よりも小さい。これら複数の応力付与部２０９により、直径が５．０８ｃｍ（２インチ）のサファイア基板２０１において、ａ軸方向と、該ａ軸方向と直交するｍ軸方向に対して、それぞれの反りが−３０μｍ及び＋５μｍとなるように設計されている。
このような構造は、例えば、図４及び図５に示す構成により得ることができる。図５は、サファイア基板２０１の表面側の面内の断面構成を示しており、図６はサファイア基板２０１の裏面側の面内の断面構成を示している。
図５に示すように、表面側の複数の応力付与部２０９ａは、それぞれ互いに間隔をおくと共に、ａ軸方向よりもｍ軸方向により密に配置されたレーザ照射列として形成される。ｍ軸方向においては、各応力付与部２０９ａは互いに接するように、すなわち一体に形成されていてもよい。この構成により、サファイア基板２０１の表面近傍におけるｍ軸方向の体積膨張が優勢となり、ｍ軸方向で且つ上方向の凸状に該基板２０１を反らせることができる。
さらに、図６に示すように、サファイア基板２０１の裏面側の複数の応力付与部２０９ｂは、それぞれ互いに間隔をおくと共に、ｍ軸方向よりもａ軸方向により密に配置されたレーザ照射列として形成される。ａ軸方向においては、各応力付与部２０９ｂは互いに接するように、すなわち一体に形成されていてもよい。この構成により、サファイア基板２０１の裏面近傍におけるａ軸方向の体積膨張が優勢となり、ａ軸方向で且つ下方向の凸状に該基板２０１を反らせることができる。
このように、レーザ照射される複数の領域同士の間隔を結晶軸の方位によって変化させることにより、一軸性応力を生じさせることが可能となる。その上、サファイア基板２０１内の深さが異なる２層以上の領域にレーザ照射を行うことによって、２方向の反りの大きさ及びその方向を任意に変化させることが可能となる。
本実施形態においては、ゲート電極２０６、ソース電極２０７及びドレイン電極２０８を、上記のように応力を付与された電子走行層２０３において電子が走行する方向（ゲート長方向）がサファイア基板２０１のａ軸と平行となるように配置している。この構成により、電子走行層２０３は下方向に凸状の反りによる引っ張り応力を受ける。すなわち、電子走行層２０３を走行する電子の方向が、引っ張り応力が付与される方向と一致する。なお、「一致する」とは、製造上の誤差を含み、実質的に一致することを意味する。
図７にホール測定により測定したキャリア移動度を示す。図７には、比較例として、サファイア基板２０１に応力付与部２０９を設けない場合のキャリア移動度も併せて表している。図７に示すように、ａ軸方向におけるキャリア移動度を測定したところ、本実施形態に係るＨＥＭＴのキャリア移動度は、応力付与部を設けない比較例に係るＨＥＭＴのキャリア移動度よりも２０％程度高い値を示す。
これは、結晶体に引っ張り応力が付与されると、当該引っ張り応力が生じた方向において伝導帯の縮退が解消されて、電子の有効質量が小さくなることに起因する。キャリア移動度はキャリアの有効質量に反比例するため、電子の有効質量が小さくなることによってその移動度が増大する。
本実施形態においては、サファイア基板２０１のａ軸方向に引っ張り応力が付与されるようにしたが、引っ張り応力の付与方向はａ軸方向に限られず、電子の走行方向に引っ張り応力が付与される構成であれば、同等の効果を得ることができる。
また、サファイア基板２０１におけるａ軸方向及びｍ軸方向の各方向に対して異なる応力を付与したが、共に引っ張り応力を付与してもよい。但し、引っ張り応力はクラックの原因となるため、電子が走行する方向と異なる方向に生じる応力は、より小さい引っ張り応力又は圧縮応力である方が好ましい。
また、レーザ照射による応力付与部２０９の形成は、ＨＥＭＴ構造を形成する結晶成長の前でもよく、結晶成長の後でもよいが、結晶成長の後が好ましい。結晶成長の前に応力付与部２０９を形成すると、その後の結晶成長において、応力が緩和される場合があるからである。さらには、電極の形成工程よりも後が好ましい。サファイア基板２０１に応力が付与された状態、すなわち基板２０１に反りが発生した状態では、微細プロセスは困難であり、歩留まりの低下等のリスクが高まるからである。
また、本実施形態においては、サファイア（単結晶Ａｌ２Ｏ３）を結晶成長用の基板に用いたが、基板の構成材料はサファイアに限定されず、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）又は酸化ガリウム（Ｇａ２Ｏ３）であってもよい。これは、レーザ照射によって応力を生じさせる方法は、レーザ光が照射をされた部分の結晶が変性して、その部分の体積が膨張するという原理を用いているため、基板の熱膨張係数等にはよらず、レーザ光の照射密度、及びレーザ光を照射する深さ等の制御によって応力自体を制御することが可能なためである。
以上説明したように、本実施形態によると、半導体装置における電子移動度を向上させることにより、該半導体装置の高速化及び低消費電力化を図ることができる。
以上、本開示に係る半導体装置を上記の各実施形態に基づいて説明したが、本開示は上記の各実施形態に限定されず、その要旨を逸脱しない範囲で種々の形態において実施可能である。例えば、ＨＥＭＴ構造は、上記の各実施形態の構造に限られず、また、ＡｌＧａＮ／ＧａＮ構造における組成等は、上記の各実施形態の構成に限られない。また、第１の実施形態及び第２の実施形態を組み合わせることも可能である。
本開示に係る半導体装置は、高いキャリア移動度を有する半導体装置等として有用である。
１０１ β−Ｇａ２Ｏ３基板（Ｇａ２Ｏ３基板）
１０２ バッファ層
１０３ 電子走行層
１０４ 電子供給層
１０５ キャップ層
１０６ ゲート電極
１０７ ソース電極
１０８ ドレイン電極
２０１ サファイア基板
２０２ バッファ層
２０３ 電子走行層
２０４ 電子供給層
２０５ キャップ層
２０６ ゲート電極
２０７ ソース電極
２０８ ドレイン電極
２０９ 応力付与部（複数の領域）
２０９ａ 応力付与部（第１の領域）
２０９ｂ 応力付与部（第２の領域）

Claims (15)

  1. 基板と、
    前記基板の上に配置され、第１の窒化物半導体により構成された電子走行層と、
    前記電子走行層の上に配置され、第２の窒化物半導体により構成された電子供給層とを備え、
    前記基板は、該基板における主面内の第１の方向と、前記主面内で前記第１の方向と直交する第２の方向とにおいて互いの熱膨張係数が異なり、
    前記電子走行層において、引っ張り応力が生じている半導体装置。
  2. 前記電子走行層において電子が走行する方向には、前記引っ張り応力が生じている請求項１に記載の半導体装置。
  3. 前記基板は、酸化ガリウムにより構成されている請求項１又は２に記載の半導体装置。
  4. 前記電子走行層において電子が走行する方向は、前記酸化ガリウムの結晶軸における［−１０２］方向と一致する請求項３に記載の半導体装置。
  5. 前記電子走行層において、前記引っ張り応力とは異なる方向には、前記引っ張り応力よりも小さい引っ張り応力又は圧縮応力が生じている請求項１から４のいずれか１項に記載の半導体装置。
  6. 第１の密度を有する基板と、
    前記基板の上に配置され、第１の窒化物半導体により構成された電子走行層と、
    前記電子走行層の上に配置され、第２の窒化物半導体により構成された電子供給層とを備え、
    前記基板は、前記第１の密度よりも小さい第２の密度を有する複数の領域を有している半導体装置。
  7. 前記複数の領域は、それぞれが複数の第１の領域及び第２の領域を含み、
    前記第２の領域は、前記第１の領域よりも前記基板の裏面側に形成されている請求項６に記載の半導体装置。
  8. 前記複数の第１の領域は、前記基板における主面の第１の方向よりも、前記主面内で前記第１の方向と直交する第２の方向において、より密に形成されている請求項７に記載の半導体装置。
  9. 前記複数の第２の領域は、前記第２の方向よりも前記第１の方向において、より密に形成されている請求項８に記載の半導体装置。
  10. 前記電子走行層には、引っ張り応力が付与される請求項６から９のいずれか１項に記載の半導体装置。
  11. 前記電子走行層において電子が走行する方向には、引っ張り応力が生じている請求項６から１０のいずれか１項に記載の半導体装置。
  12. 前記電子走行層において、前記引っ張り応力とは異なる方向には、前記引っ張り応力よりも小さい引っ張り応力又は圧縮応力が生じている請求項１０又は１１に記載の半導体装置。
  13. 前記複数の領域は、それぞれレーザ照射により形成された体積膨張領域である請求項６から１２のいずれか１項に記載の半導体装置。
  14. 前記基板は、サファイア、シリコン、窒化ガリウム又は酸化ガリウムにより構成されている請求項６から１３のいずれか１項に記載の半導体装置。
  15. 前記電子供給層の上方で、且つ引っ張り応力が付与される方向に互いに間隔をおいて配置された、ゲート電極、ソース電極及びドレイン電極をさらに備えている請求項１から１４のいずれか１項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10476234B2 (en) * 2015-04-08 2019-11-12 University Of Houston System Externally-strain-engineered semiconductor photonic and electronic devices and assemblies and methods of making same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210399096A1 (en) * 2018-11-07 2021-12-23 The Regents Of The University Of California Iii-n based material structures, methods, devices and circuit modules based on strain management

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180998A (ja) * 1995-12-26 1997-07-11 Fujitsu Ltd 化合物半導体装置
JP2004014938A (ja) * 2002-06-10 2004-01-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005244180A (ja) * 2004-01-27 2005-09-08 Fuji Electric Holdings Co Ltd 炭化けい素半導体素子の製造方法
JP2008010766A (ja) * 2006-06-30 2008-01-17 Sumitomo Electric Ind Ltd ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
JP2010183026A (ja) * 2009-02-09 2010-08-19 Sumitomo Electric Ind Ltd エピタキシャルウエハ、窒化ガリウム系半導体デバイスを作製する方法、窒化ガリウム系半導体デバイス、及び酸化ガリウムウエハ
JP2011151398A (ja) * 2005-02-07 2011-08-04 Panasonic Corp トランジスタ
JP2012518916A (ja) * 2009-02-25 2012-08-16 エルジー イノテック カンパニー リミテッド 発光素子の製造方法
JP2012169452A (ja) * 2011-02-14 2012-09-06 Fujitsu Ltd 化合物半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5531434B2 (ja) * 2009-03-31 2014-06-25 富士通株式会社 化合物半導体装置及びその製造方法
CN103781947B (zh) * 2011-09-08 2019-05-10 株式会社田村制作所 晶体层叠结构体

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180998A (ja) * 1995-12-26 1997-07-11 Fujitsu Ltd 化合物半導体装置
JP2004014938A (ja) * 2002-06-10 2004-01-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005244180A (ja) * 2004-01-27 2005-09-08 Fuji Electric Holdings Co Ltd 炭化けい素半導体素子の製造方法
JP2011151398A (ja) * 2005-02-07 2011-08-04 Panasonic Corp トランジスタ
JP2008010766A (ja) * 2006-06-30 2008-01-17 Sumitomo Electric Ind Ltd ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
JP2010183026A (ja) * 2009-02-09 2010-08-19 Sumitomo Electric Ind Ltd エピタキシャルウエハ、窒化ガリウム系半導体デバイスを作製する方法、窒化ガリウム系半導体デバイス、及び酸化ガリウムウエハ
JP2012518916A (ja) * 2009-02-25 2012-08-16 エルジー イノテック カンパニー リミテッド 発光素子の製造方法
JP2012169452A (ja) * 2011-02-14 2012-09-06 Fujitsu Ltd 化合物半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10476234B2 (en) * 2015-04-08 2019-11-12 University Of Houston System Externally-strain-engineered semiconductor photonic and electronic devices and assemblies and methods of making same

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