JP2006324465A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体素子を動作させるにあたり、分極による電界の影響を低減する。
【解決手段】サファイアＲ面（１０−１２）基板上にＡ軸配向したＧａＮをＭＯＣＶＤ法により結晶成長する。まずサファイア基板を１０００℃以上まで昇温し、例えばＮＨ３雰囲気、Ｎ２雰囲気あるいはＨ２雰囲気での熱処理による表面クリーニングを行う。その後６００℃以下まで降温して、低温ＧａＮバッファ層の結晶成長を行う。その後、１０００℃以上まで昇温してＧａＮ層を例えば１μｍ成長させる。このような成長シーケンスにすることで深さ方向に分極電界が生じない無極性面であるＡ面（（１１−２０）面）窒化物半導体が形成できる。
【選択図】図６

Description

本発明は、高耐圧パワートランジスタなどの電子デバイス、あるいは発光ダイオード、半導体レーザなどの発光デバイスに適用可能な半導体装置とその製造方法に関するものである。
高出力高耐圧パワートランジスタは、高出力電源回路や自動車用部品などで広く用いられており、さらなる低損失化、高耐圧化が要望されている。現在、一般に広く用いられているのがＳｉ半導体によるパワーＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタであるが、さらにオン抵抗を小さく高耐圧化を実現するためには、ＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）などのワイドギャップ半導体に代表される新材料の適用が必要と考えられる。
この新材料のうち、ＧａＮ系化合物半導体は飽和ドリフト速度が大きく、例えばＡｌＧａＮとＧａＮのヘテロ接合において２次元電子ガスを形成するいわゆる高移動度トランジスタ（High Electron Mobility Transistor、ＨＥＭＴ）が実現できるため、より小さなオン抵抗が期待されている。このＧａＮ系化合物半導体を用いた高出力高耐圧パワートランジスタの研究開発が現在活発になされている（例えば非特許文献１参照）。
ＧａＮ系半導体はこれまで一般にＣ面（（０００１）面）の基板上に形成されていたが、Ｃ面上に形成したＧａ極性ＡｌＧａＮ／ＧａＮのＨＥＭＴの場合、大きなバンドオフセットと自発分極及び圧電分極によって生じる強い内部電界のため、アンドープでもＡｌＧａＮ／ＧａＮヘテロ接合に１０１３ｃｍ−２程度の面電荷密度が生じるという特徴がある。従って、これまでに試みられてきたＧａＮ系化合物半導体によるパワートランジスタは、ゲート電圧が０Ｖの場合にドレイン電流が流れる、いわゆるノーマリオン型であった。
なお、Ｃ面以外の面方位を有する基板上にＧａＮ系半導体が形成されることについては、例えば特許文献１〜４に記載されている。
特開２００１−１６０６５６号公報 特開平４−３２３８８０号公報 特開平１０−２７５９５５号公報 特開平７−２９７４９５号公報 村田他 ソリッド ステート デバイスズ アンド マテリアルズ ２００４年 第２６１ページ〜２６２ページ（Ｔ．Ｍｕｒａｔａ ｅｔ ａｌ．， Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００４ ｐｐ２６１−２６２）
しかしながら、現在パワートランジスタとして広く普及している、ＳｉパワーＭＯＳＦＥＴは、ゲート電圧が０Ｖにて電流が流れない、いわゆるノーマリオフ型であり、従来のＧａＮ系デバイスの様なノーマリオン型では、例えば停電時に回路が破壊されてしまうなどの問題が生じてしまうため、実用化するのが困難であるという課題があった。
このＧａＮ系デバイスがノーマリオン型になるのは、基板上に形成されるＧａＮ系デバイスの主面が深さ方向に電極電界が生じる極性面であるからである。
上記非特許文献１に記載された技術についていえば、基板上に形成されるＧａＮ層が極性を有することになり、形成されるＧａＮ系デバイスがノーマリオン型となってしまう。
以上の課題に鑑み、本発明では深さ方向に電極電界が生じない無極性面上に電界効果トランジスタを形成することにより、分極による電界の影響を受けずにノーマリオフ型電界効果トランジスタを形成する。
なお、以下基板の主面の面方位について（１１−２０）というようにマイナスを付して表すことがあるが、このマイナスはいわゆる“バー”を表す。例えば（１１−２０）の場合、
を意味するものとする。また、軸方向についても同様であり、例えば［１１−２０］の場合、
を意味するものとする。
上記課題を解決するために、本発明の窒化物半導体エピタキシャル基板及びその製造方法は以下に述べる構成となっている。
請求項１記載の半導体装置では、（１０−１２）面を主面とするサファイア基板上に形成された［１１−２０］軸配向のＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０＜ｙ＜１）層を有する構成となっている。このような構成にすることによって、ノーマリオフ型のトランジスタ構造を作製することができる。
請求項２記載の半導体装置では、サファイア（１０−１２）面基板上にＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０＜ｙ＜１）と全てを含む［１１−２０］軸配向した窒化ガリウム系化合物半導体が形成されている構成となっている。その全体の膜厚を２μｍより小さく形成することで、平坦な表面を有する［１１−２０］軸配向窒化ガリウム系化合物半導体を成長することができ、結果としてオン抵抗が小さく高耐圧のノーマリオフ型のトランジスタ構造を作製することができる。
請求項３記載の半導体装置では、（１０−１２）面を主面とするサファイア基板上に形成されたIII族窒化物半導体よりなるバッファ層と、前記バッファ層の上に形成されたＡ軸配向のIII族窒化物半導体層とを有する構造となっている。このような構成とすることで、結晶性の良好な［１１−２０］軸配向窒化ガリウム系化合物半導体を成長することができ、結果としてオン抵抗が小さく高耐圧のノーマリオフ型のトランジスタ構造を作製することができる。
請求項４記載の半導体装置では、請求項３記載の半導体装置において、バッファ層が低温成長したＧａＮである構成となっている。ここで成長温度は例えば７００℃以下であることが好ましい。また、III族原料としてはＩｎ、Ａｌ、Ｇａのいずれかにより構成されていてもよい。このような構成とすることで、結晶性の良好な［１１−２０］軸配向窒化ガリウム系化合物半導体を成長することができ、結果としてオン抵抗が小さく高耐圧のノーマリオフ型のトランジスタ構造を作製することができる。
請求項５記載の半導体装置では、請求項３記載の半導体装置において、バッファ層が高温成長したＡｌＮである構成となっていることが好ましい。このような構成とすることで、結晶性の良好な［１１−２０］軸配向窒化ガリウム系化合物半導体を成長することができ、結果としてオン抵抗が小さく高耐圧のノーマリオフ型のトランジスタ構造を作製することができる。
請求項６記載の半導体装置では、請求項３記載の半導体装置において、ＡｌＮバッファ層の膜厚が５００ｎｍ以上である構成となっている。このような構成とすることで、結晶性の良好な［１１−２０］軸配向窒化ガリウム系化合物半導体を成長することができ、結果としてオン抵抗が小さく高耐圧のノーマリオフ型のトランジスタ構造を作製することができる。
請求項７記載の半導体装置では、請求項１記載の半導体装置において、前記ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０＜ｙ＜１）層がＡｌｗＧａ１−ｗＮ（０＜ｗ＜１）層とＧａＮ層とのヘテロ接合を含む構成となっている。このような構成にすることにより、バンドオフセットの大きいＡｌｗＧａ１−ｗＮ／ＧａＮヘテロ界面が形成される。よって、成長方向に対して無極性であるために自発分極や圧電分極の影響を受けず、一般に作製されている（０００１）面上の電界効果トランジスタと異なり、ゲート電圧が０Ｖであってもドレイン電流が流れない。したがって、結果としてノーマリオフ型のトランジスタ構造を作製することができる。なお、ＡｌｗＧａ１−ｗＮ（０＜ｗ＜１）層がドーピングされｎ型を供する構成となっていてもかまわない。また、ドープ量が１×１０１９ｃｍ−３以上であってもかまわない。このような構成とすることで、ＡｌｗＧａ１−ｗＮ／ＧａＮヘテロ界面のシートキャリア密度をドーピング量によって制御することができ、ノーマリオフ型のトランジスタ構造を作製することができる。
請求項８記載の半導体装置では、前記半導体装置は電界効果トランジスタであり、この電界効果トランジスタのゲート長方向が［１−１００］であることを特徴としている。このような構成にすることにより、ゲート方向を［１−１００］とすることでより大電流用のパワーＦＥＴに適するノーマリオフ型のトランジスタ構造を作製することができる。
請求項９記載の半導体装置では、基板としては特にサファイア基板を用いることが好ましい。
請求項１０記載の半導体装置の製造方法においては、サファイア（１０−１２）面基板上において基板温度を１０００℃以上にすることによる熱処理工程と、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、１＜ｙ＜１）あるいはＡｌｗＧａ１−ｗＮ（０＜ｗ＜１）／ＧａＮを成長する工程とを有する構成となっている。１０００℃以上の熱処理工程によって基板表面を清浄にすることができ、その上に成長する［１１−２０］軸配向窒化物半導体の結晶性を向上することができる。また、熱処理工程はＮＨ３雰囲気あるいはＮ２雰囲気あるいはＨ２雰囲気において行うことが望ましい。
請求項１１記載の半導体装置の製造方法では、請求項１０記載の窒化物半導体エピタキシャル基板の製造方法における熱処理終了後に、基板温度を降温する工程と、バッファ層を形成する工程と、基板温度を昇温する工程と、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、１＜ｙ＜１）を成長する工程とを有する構成となっている。このような構成にすることによって結晶性の良好なＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、１＜ｙ＜１）を成長することができ、結果としてオン抵抗が小さく高耐圧のノーマリオフ型のトランジスタ構造を作製することができる。
請求項１２記載の半導体装置の製造方法では、請求項１０記載の窒化物半導体エピタキシャル基板の製造方法における熱処理終了後に、１０００℃以上においてＡｌＮ層を形成する工程と、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、１＜ｙ＜１）を成長する工程とを有する構成となっている。このような構成にすることによって結晶性の良好なＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、１＜ｙ＜１）を成長することができ、結果としてオン抵抗が小さく高耐圧のノーマリオフ型のトランジスタ構造を作製することができる。
請求項１３記載の半導体装置の製造方法では、前記ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ＜１、０＜ｙ＜１）層を結晶成長する工程においてＩｎｘＡｌｙＧａ１−ｘ−ｙＮを４μｍ／ｈｒ以上の成長速度にて形成する構成となっている。このような構成をすることによって、結晶性及び表面平坦性に優れたＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ＜１、１＜ｙ＜１）あるいはＡｌｗＧａ１−ｗＮ（０＜ｗ＜１）／ＧａＮを形成することができ、結果としてオン抵抗が小さく高耐圧のノーマリオフ型のトランジスタ構造を作製することができる。
請求項１４記載の半導体装置の製造方法では、前記熱処理工程後に基板温度を降温する工程と、バッファ層を形成する工程と、基板温度を昇温する工程と、ＡｌｗＧａ１−ｗＮ（０＜ｗ＜１）層とＧａＮ層とのヘテロ接合を成長する工程とを有する構成となっている。このような構成をすることによって、ノーマリオフ型のトランジスタ構造を作製することができる。
請求項１５記載の半導体装置の製造方法では、前記ＡｌｗＧａ１−ｗＮ（０＜ｗ＜１）層とＧａＮ層とのヘテロ接合を成長する工程において、ＧａＮの成長温度を１０１５〜１０４５℃程度とする構成となっている。このような構成をすることによって、ノーマリオフ型のトランジスタ構造に適した結晶性及び表面平坦性にすぐれたＧａＮを作製することができる。
請求項１６記載の半導体装置の製造方法では、基板としては特にサファイア基板を用いることが好ましい。
本発明の窒化物半導体エピタキシャル基板及びその製造方法によれば、高出力高耐圧トランジスタに必要なノーマリオフ型を可能とする電界効果トランジスタを作製することができる。また同時に高い発光効率を有する半導体発光素子を作製することができる。
以下、本発明の実施形態について図面を参照しながら説明する。
（第１の実施形態）
図１は第１の実施形態におけるサファイアＲ面（１０−１２）基板上にＡ軸配向したＧａＮをＭＯＣＶＤ（有機金属気相エピタキシャル成長）法により結晶成長する際の成長シーケンスを示している。まずサファイア基板を１０００℃以上まで昇温し、例えばＮＨ３雰囲気、Ｎ２雰囲気あるいはＨ２雰囲気での熱処理による表面クリーニングを行う。その後６００℃以下まで降温して、低温ＧａＮバッファ層の結晶成長を行う。その後、１０００℃以上まで昇温してＧａＮ層を例えば１μｍ成長させる。このような成長シーケンスにすることでＡ面ＧａＮを作製することができる。
なお、ここでサファイア基板を用いたが、その利点としては、入手が比較的容易であり、安価であり、また結晶性の優れた無極性面の窒化ガリウム系結晶を作製できることである。もちろん、基板はＧａＮ無極性面の成長が可能である限り、Ｓｉ基板、ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板などいずれの基板であってもかまわないことはいうまでもない。
また、結晶成長はＭＢＥ（分子線エピタキシャル）法やＨＶＰＥ（ハイドライド気相エピタキシャル）法により行ってもかまわない。
図２は図１の方法によって作製した試料のＸ線回折測定による２θ−ωプロファイルを示す。図２からわかるように、サファイアＲ面に起因する（１０−１２）面及び（２０−２４）面の回折角においてピークが観察されるほかに、５７．８°にてＡ面ＧａＮの（１１−２０）面によるピークが顕著に観察されている。Ｃ軸、Ｒ軸、Ｍ軸配向したＧａＮのピークが観察されないことから、図１に示す成長シーケンスによってＡ面ＧａＮのみが成長していることがわかる。
図３はサファイアＲ面上にＡ軸配向ＧａＮが結晶成長する態様を示している。サファイアＲ面（１０１−２）はサファイアＣ面（０００１）に対して５８°傾いており、この上にＧａＮを堆積した場合、成長条件を制御することでＡ軸配向して結晶成長する。Ｃ面ＧａＮの場合、成長方向に対してＧａ原子とＮ原子が交互に積層するため、成長方向に大きな分極が生じるが、Ａ面ＧａＮの場合、成長面に対してＧａ原子とＮ原子が構造に積層するため、成長方向に対して分極が生じない。従って、例えばＡｌＧａＮ／ＧａＮによるＨＦＥＴを作製した場合でも、成長方向に対して分極が発生せず、シートキャリア濃度を広範囲に制御できるためノーマリオフ型の電界効果トランジスタを作製することができる。
図４はＧａＮの（１１−２０）面Ｘ線ロッキングカーブ半値幅及びＡＦＭ（原子間力顕微鏡：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）により観察した表面ラフネスの成長速度依存性を示している。成長速度を速くすることでロッキングカーブ半値幅が低下し、結晶性が向上していることがわかる。従って、平坦で良好な結晶性を実現するためには毎時４μｍ（４μｍ／ｈｒ）以上の成長速度にてＡ面ＧａＮを形成することが望ましい。
また、この結晶性に優れたＡ面ＧａＮ層はトランジスタのみならず例えば発光ダイオードや半導体レーザなどの発光素子に適用した場合でも、分極電界の影響を受けずに量子井戸活性層を実現できる。Ｃ面上に作製した場合は、分極により生じる電界によって電子と正孔が空間的に分布して蓄積するため、電子と正孔が結合して発光するときに大きなエネルギーを必要とする。これに対し、無極性面であるＡ面上に量子井戸を作製した場合は、分極電界が生じないため、電子と空孔が空間的に分離しない高効率の発光を実現することができる。
（第２の実施形態）
図５は第２の実施形態におけるサファイアＲ面（１０−１２）基板上にＡ軸配向したＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）／ＧａＮによるＨＦＥＴ用エピタキシャルウェハをＭＯＣＶＤ法により結晶成長する際の成長シーケンスを示している。まずサファイア基板を１０００℃まで昇温し、例えばＮＨ３雰囲気、Ｎ２雰囲気あるいはＨ２雰囲気での熱処理による表面クリーニングを行う。その後６００℃まで降温して、低温ＧａＮバッファ層の結晶成長を行う。その後、１０００℃まで昇温してＧａＮ層を例えば１μｍ成長させる。その後、続いてＡｌｘＧａ１−ｘＮ層をｉ−ＡｌｘＧａ１−ｘＮ（ここでｉ−はintrinsicすなわち無ドープであることを意味する）、ｎ−ＡｌｘＧａ１−ｘＮ（ここでｎ−はｎ型の導電性にドープされていることを意味する）、ｉ−ＡｌｘＧａ１−ｘＮの順で２５ｎｍ成長させる。このような成長シーケンスにすることで、Ａ軸配向したＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）／ＧａＮによるＨＦＥＴ用エピタキシャルウェハを作製することができる。ｎ−ＡｌｘＧａ１−ｘＮ層のドーピング濃度は必要な閾値電圧を考慮し決定され、例えば０Ｖ付近にしたい場合には４×１０１３ｃｍ−２のドーピングが必要である。なお、基板はＧａＮまたはＡｌｘＧａ１−ｘＮの無極性面の成長が可能である限り、Ｓｉ基板、ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板などいずれの基板であってもかまわない。また、結晶成長はＭＢＥ法やＨＶＰＥ法により行ってもかまわない。
図６は図５の成長シーケンスにより成長したＡ面ＨＦＥＴ用エピタキシャルウェハの構造を示している。サファイアＲ面基板６０６上にＧａＮバッファ層６０５、アンドープＧａＮ層６０４、ＡｌＧａＮスペーサ層６０３、ｎ型ドープＡｌＧａＮ電子供給層６０２、ＡｌＧａＮキャップ層６０１がこの順に積層される構造となっている。
各層の層厚、組成等を表１に示す。なお、ｎ型ドープＡｌＧａＮ電子供給層６０２にはＳｉが添加され、４×１０１３ｃｍ−２である。
図７は図５の成長シーケンスによって成長したＡ面ヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor、ＨＦＥＴ）用エピタキシャルウェハの表面モフォロジである。図７のように、＜０００１＞方向に対して細長い筋状のグレインを有するモフォロジ（すじ状モフォロジ７０１）が特徴的に観察される。原子間力顕微鏡により測定した表面ラフネスのＲＭＳ値は３ｎｍ程度であり、デバイス動作可能な平坦性を有するＡ面ＨＦＥＴ用エピタキシャルウェハが作製できる。
このエピタキシャルウェハに対し酸素を含む雰囲気（Ｏ２またはＨ２Ｏ雰囲気）中にて選択的に熱酸化を施して熱酸化層６１０を形成して素子分離を行った後、ソース電極６０７としてＴｉＡｌを形成し、ドレイン電極６０８としてＴｉＡｌを形成し、さらにゲート電極６０９としてＰｄＳｉを形成し、さらにエピタキシャルウェハを劈開し、図６（ｂ）に示す電界効果トランジスタを作製する。
本実施形態による電界効果トランジスタを作製したところ、図８、図９に示すような電流電圧特性を有するトランジスタが得られた。ここでは、［１−１００］方向をゲート長方向とした（図８）ほうが［０００１］方向をゲート長方向とした場合（図９）より電流が大きくなることが判明した。これは図７に示すモフォロジを反映しモフォロジのすじに平行に電流を流したほうが散乱の影響を受けずにキャリアが走行でき電流が増えたためと考えられる。［１−１００］方向、［０００１］方向をゲート長方向にしたとき閾値電圧はともに−０．４Ｖと低く、ほぼノーマリオフ型の動作特性を示した。なお［１−１００］方向をゲート長方向とした場合、最大ソース・ドレイン間電流は１９．５ｍＡ／ｍｍを示し、最大トランスコンダクタンスは６．７ｍＳ／ｍｍを示した。
図１０は図５の成長シーケンスによって作製したＡ面ＨＦＥＴ用エピタキシャルウェハにおけるＧａＮの（１１−２０）面Ｘ線ロッキングカーブ半値幅及びＡＦＭにより観察した表面ラフネスの成長温度依存性を示している。高温ほどロッキングカーブ半値幅が小さくなり結晶性が良好になる傾向があるが、表面ラフネスは１０７０℃程度の高温では３３ｎｍと荒い。これに対し、１０３０℃ではＸ線ロッキングカーブ半値幅１５００ａｒｃｓｅｃ、表面ラフネスは３．５ｎｍと平坦である。したがって、ノーマリオフ動作する電界効果トランジスタに適したＡ面ＧａＮの成長温度としては１０１５℃以上１０４５℃以下であることが好ましい。
図１１は図５のシーケンスによって成長したＡ面ＨＦＥＴ用エピタキシャルウェハのＧａＮ成長時中にレーザ光を基板表面に照射し、光反射強度の経時変化を測定した様子を示している。一定の成長速度で成長するため、ＧａＮ成長時において、表面反射と基板とＧａＮの界面での反射の干渉によって一定周期で振動する。また、その振幅強度は成長表面の平坦性を示している。１μｍまでは強度が上昇するが、その後強度が減衰することから、最も平坦である膜厚を１μｍ程度に設定することで電界効果トランジスタ応用に有利な平坦性を得ることができる。
この平坦になる膜厚は成長速度により依存し変化する。例えば成長速度を大きくするとより大きな膜厚でも最も平坦になることが予想されるが、いずれの場合にせよ、上記反射強度評価により反射率が低下しない範囲でＨＦＥＴ用窒化物半導体用エピタキシャル基板を形成することが望ましい。
なお、本実施の形態においてアンドープＧａＮ層６０４の上にＡｌＧａＮスペーサ層６０３、ｎ型ドープＡｌＧａＮ電子供給層６０２、ＡｌＧａＮキャップ層６０１を順次積層したが、これらＡｌＧａＮ層の積層構造の代わりにｎ型ドープＡｌＧａＮ電子供給層を単層形成しても同様の効果が得られる。
（第３の実施形態）
図１２は第３の実施形態におけるサファイアＲ面（１０−１２）基板上にＡ軸配向したＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）／ＧａＮによるＨＦＥＴ用エピタキシャルウェハをＭＯＣＶＤ法により結晶成長する際の成長シーケンスを示している。まずサファイア基板を１０００℃以上まで昇温し、例えばＮＨ３雰囲気あるいはＮ２雰囲気あるいはＨ２雰囲気での熱処理による表面クリーニングを行う。その後１０００℃以上の温度にしてＡｌＮ層を例えば５００ｎｍ成長させる。その後、基板温度を下げてＧａＮ層を例えば１μｍ成長させる。続いてＡｌｘＧａ１−ｘＮ層をｉ−ＡｌｘＧａ１−ｘＮ、ｎ−ＡｌｘＧａ１−ｘＮ、ｉ−ＡｌｘＧａ１−ｘＮの順で２５ｎｍ成長させる。このような成長シーケンスにすることで、Ａ軸配向したＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）／ＧａＮによるＨＦＥＴ用エピタキシャルウェハを作製することができる。ｎ−ＡｌｘＧａ１−ｘＮ層のドーピング濃度は必要な閾値電圧を考慮し決定され、例えば０Ｖ付近にしたい場合には４×１０１３ｃｍ−２のドーピングが必要である。なお、基板はＧａＮまたはＡｌｘＧａ１−ｘＮまたはＡｌＮの無極性面の成長が可能である限り、Ｓｉ基板、ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板などいずれの基板であってもかまわない。また、結晶成長はＭＢＥ法やＨＶＰＥ法により行ってもかまわない。
図１３は図１２に示す方法によって作製した試料と、ＡｌＮ層を有せず直接高温ＧａＮ層を成長した試料と、ＡｌＮ層の代わりに低温（約６００℃）ＧａＮバッファ層を有する試料の（１１−２０）面Ｘ線ロッキングカーブ半値幅及びＡＦＭにより観察した表面ラフネスを示す図である。図のように、基板上に直接高温成長するよりバッファ層を介して成長したほうが結晶性がよいことがわかり、また低温ＧａＮバッファより高温ＡｌＮバッファ層の方が結晶性が向上することがわかる。したがって、結晶性の優れたＡ面ＨＦＥＴ用エピタキシャルウエハを作製するためには、５００ｎｍ以下程度のＡｌＮバッファ層を導入して成長することが好ましい。
なお、上記実施の形態において、サファイアＲ面（１０−１２）基板上に結晶成長される半導体層の組成は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ＜１、０＜ｙ＜１）であってもよい。また、サファイアＲ面（１０−１２）基板上に結晶成長される半導体層として、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ＜１、０＜ｙ＜１）層とＡｌｗＧａ１−ｗＮ（０≦ｗ＜１）層または互いに組成ｘ、ｙの異なるＩｎｘＡｌｙＧａ１−ｘ−ｙＮ層で形成されるヘテロ接合であってもよい。
また、上記実施の形態において、窒化物半導体用エピタキシャル基板はＨＦＥＴ用に形成されるのみならず、例えばショットキーバリアダイオード用、発光ダイオード用、または半導体レーザ素子用に形成されてもよい。
本発明に係る窒化物半導体エピタキシャル基板およびその製造方法によれば、低いオン抵抗及び高耐圧を有するノーマリオフ型電界効果トランジスタを作製することができ、高耐圧パワートランジスタなどの電子デバイス、あるいは発光ダイオード、半導体レーザなどの発光デバイスに有用である。
本発明の第１の実施形態での窒化物半導体エピタキシャル基板の製造方法における温度プロファイルを示す構成図 本発明の第１の実施形態における窒化物半導体エピタキシャル基板のＸ線回折測定結果を示す図 本発明の第１の実施形態におけるサファイアＲ面上にＡ軸配向ＧａＮが結晶成長する態様を示す構成図 本発明の第１の実施形態における窒化物半導体エピタキシャル基板のＸ線ロッキングカーブ半値幅及びＡＦＭにより観察した表面ラフネスの成長速度依存性を示す図 本発明の第２の実施形態での窒化物半導体エピタキシャル基板の製造方法における温度プロファイルを示す構成図 （ａ）は本発明の第２の実施形態における窒化物半導体エピタキシャル基板を示す構成断面図、（ｂ）は本発明の第２の実施形態におけるＨＦＥＴを示す構成断面図 本発明の第２の実施形態における窒化物半導体エピタキシャル基板の表面モフォロジ写真図（左）及びその模式図（右） 本発明の第２の実施形態における窒化物半導体エピタキシャル基板により作製した電界効果トランジスタの［１−１００］ゲートにおけるドレイン特性を示す図 本発明の第２の実施形態における窒化物半導体エピタキシャル基板により作製した電界効果トランジスタの［０００１］ゲートにおけるドレイン特性を示す図 本発明の第２の実施形態における窒化物半導体エピタキシャル基板のＸ線ロッキングカーブ半値幅及びＡＦＭにより観察した表面ラフネスの成長速度依存性を示す図 本発明の第２の実施形態における窒化物半導体エピタキシャル基板作製時における光反射強度の経時変化を示す図 本発明の第３の実施形態での窒化物半導体エピタキシャル基板の製造方法における温度プロファイルを示す構成図 本発明の第３の実施形態における窒化物半導体エピタキシャル基板のＸ線ロッキングカーブ半値幅及びＡＦＭにより観察した表面ラフネスの成長速度依存性を示す図
符号の説明
６０１ ＡｌＧａＮキャップ層
６０２ ｎ型ドープＡｌＧａＮ電子供給層
６０３ ＡｌＧａＮスペーサ層
６０４ アンドープＧａＮ層
６０５ ＧａＮバッファ層
６０６ サファイアＲ面基板
６０７ ソース電極
６０８ ドレイン電極
６０９ ゲート電極
６１０ 熱酸化層
７０１ すじ状モフォロジ

Claims (16)

  1. （１０−１２）面を主面とする基板上に形成された［１１−２０］軸配向のＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）層を有することを特徴とする半導体装置。
  2. 前記ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）層の層厚が２μｍより小さいことを特徴とする半導体装置。
  3. （１０−１２）面を主面とする基板上に形成されたIII族窒化物半導体よりなるバッファ層と、前記バッファ層の上に形成されたＡ軸配向のIII族窒化物半導体層とを有することを特徴とする半導体装置。
  4. 前記バッファ層が低温成長したＧａＮであることを特徴とする請求項３に記載の半導体装置。
  5. 前記バッファ層が高温成長したＡｌＮであることを特徴とする請求項３に記載の半導体装置。
  6. 前記バッファ層の膜厚が５００ｎｍ以上であることを特徴とする請求項３に記載の半導体装置。
  7. 前記ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）層がＡｌwＧａ1-wＮ（０＜ｗ＜１）層とＧａＮ層とのヘテロ接合を含むことを特徴とする請求項１記載の半導体装置。
  8. 前記半導体装置は電界効果トランジスタであり、この電界効果トランジスタのゲート長方向が［１−１００］であることを特徴とする請求項１記載の半導体装置。
  9. 前記基板がサファイア基板であることを特徴とする請求項１または３に記載の半導体装置。
  10. （１０−１２）面基板上において基板温度を１０００℃以上にする熱処理工程と、前記熱処理工程後にＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）層を結晶成長する工程とを有することを特徴とする半導体装置の製造方法。
  11. 前記熱処理工程後に基板温度を降温する工程と、バッファ層を形成する工程と、基板温度を昇温する工程と、ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）を成長する工程とを有することを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記熱処理終了後に１０００℃以上においてＡｌＮ層を形成する工程と、ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）を成長する工程とを有することを特徴とする請求項１０記載の半導体装置の製造方法。
  13. 前記ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）層を結晶成長する工程においてＩｎxＡｌyＧａ1-x-yＮを４μｍ／ｈｒ以上の成長速度にて形成することを特徴とする請求項１０記載の半導体装置の製造方法。
  14. 前記熱処理工程後に基板温度を降温する工程と、バッファ層を形成する工程と、基板温度を昇温する工程と、ＡｌwＧａ1-wＮ（０＜ｗ＜１）層とＧａＮ層とのヘテロ接合を成長する工程とを有することを特徴とする請求項１０記載の半導体装置の製造方法。
  15. 前記ＡｌwＧａ1-wＮ（０＜ｗ＜１）層とＧａＮ層とのヘテロ接合を成長する工程において、ＧａＮの成長温度を１０１５℃以上かつ１０４５℃以下とする請求項１４記載の半導体装置の製造方法。
  16. 前記基板がサファイア基板であることを特徴とする請求項１０に記載の半導体装置の製造方法。
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