JPWO2015166523A1 - 半導体装置および電力変換装置 - Google Patents
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Abstract
発生ノイズを抑制する目的で、スイッチング速度調整用の抵抗とコンデンサ容量の値を大きくしてスイッチング速度を遅く制御した場合には、カスコード型のハイブリッドパワーデバイスを上手くスイッチング制御することができず、素子の破壊を防止できないため信頼性の高い電力変換装置を達成できないという課題が発生する。ノーマリオン型ワイドバンドギャップ半導体JFETのソースとノーマリオフ型MOSFETのドレインとを接続し、前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとを接続してなるカスコード型JFETを有する半導体装置であって、前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとの間に設けられた第一の抵抗と、前記第一の抵抗に並列に接続された定電圧ダイオードを備える構成とする。
Description
本発明は、半導体装置および電力変換装置に関する。
近年、シリコン(Si)の物性値限界を乗り越える性能を有したワイドバンドギャップ半導体素子として炭化ケイ素(SiC:シリコンカーバイト)や窒化ガリウム(GaN:ガリュームナイトライド)などが注目を浴び、次世代のパワー半導体素子として期待されている。これらの材料は、Siに比べ、絶縁破壊電圧は約10倍、熱伝導率は約3倍、融点は約2倍、飽和電子速度は約2倍という特徴を兼ね備えた半導体素子であり、特に、高い絶縁破壊電圧を持つため、耐圧を確保するためのドリフト層を1/10程度まで薄くできパワー半導体のオン電圧を低くすることが可能である。
このことは、これらの材料でパワー半導体を構成すれば、従来の代表的パワー半導体素子であるIGBT(Si)と比較して、発生損失を大幅に低減することができ、しいては、電力変換装置の大幅な小型化が達成できることが期待される。
また、本技術分野の背景技術として、特開2011−166673号公報(特許文献1)がある。この公報には、「ハイブリッドパワーデバイスを構成するノーマリオン型のSiC−JFET2とノーマリオフ型のSi−MOSFET4とは、各FET2、4のソース及びドレインを互いに接続することによりカスコード接続されており、SiC−JFET2のゲートとSi−MOSFET4のソースはスイッチング速度調整用の抵抗10を介して接続されている。そして、この抵抗10にコンデンサ12を並列接続することにより、ハイブリッドパワーデバイスのスイッチング期間中の前半部分ではスイッチング速度を速くしてスイッチング損失を低減し、後半部分ではスイッチング速度を遅くして発振の発生を防止するハイブリッドパワーデバイス」(要約参照)が開示されている。
前記特許文献1には、ノーマリオン型のSiC−JFET(Junction Field Effect Transistor)とノーマリオフ型のSi−MOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)とをカスコード接続してなるハイブリッドパワーデバイスにおいて、共振の発生を抑制しつつ、スイッチング損失を低減できるようにするために、ハイブリッドパワーデバイスのスイッチング速度を制御する制御手段として、SiC−JFETのゲートとSi−MOSFETのソースとの間に設けられたスイッチング速度調整用の抵抗(速度調整抵抗)と、SiC−JFETのゲートに接続されたコンデンサとからなるアナログ回路が記載されている。
しかし、前記特許文献1のハイブリッドパワーデバイスでは、SiC−JFETのゲートとSi−MOSFETのソースとの間に設けられたスイッチング速度を調整するための抵抗の値を大きくしてスイッチング速度を遅く制御した場合、高耐圧SiC−JFETがスイッチングする際に発生するdV/dtに起因した変位電流により、サージ過電圧が高耐圧SiC−JFETのゲートと低耐圧Si−MOSFETのソース間に印可され、このサージ過電圧により低耐圧Si−MOSFETが破壊することがわかった。すなわち、発生ノイズを抑制する目的で、スイッチング速度調整用の抵抗の値を大きくしてスイッチング速度を遅く制御した場合には、カスコード型のハイブリッドパワーデバイスを上手くスイッチング制御することができず、素子の破壊を防止できないため信頼性の高い電力変換装置を達成できないという課題が発生することを新たに突き止めた。
そこで本発明は、素子の破壊を防止でき、信頼性が高く、安価な半導体装置および電力変換装置を提供することを目的とする。
上記目的を達成するため、ノーマリオン型ワイドバンドギャップ半導体JFETのソースとノーマリオフ型MOSFETのドレインとを接続し、前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとを接続してなるカスコード型JFETを有する半導体装置であって、前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとの間に設けられた第一の抵抗と、前記第一の抵抗に並列に接続された定電圧ダイオードを備える構成とする。
また、ノーマリオン型ワイドバンドギャップ半導体JFETのソースとノーマリオフ型MOSFETのドレインとを接続し、前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとを接続してなるカスコード型JFETを有する半導体装置であって、前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとの間に設けられた第一の抵抗と、前記MOSFETのドレインとソースの間に設けられた定電圧ダイオードと、を備える構成とする。
本発明によれば、半導体装置自身のスイッチングによるdV/dtに伴う変位電流に起因したサージ過電圧から半導体装置を適切に保護でき、また、安価な低耐圧Si−MOSFETで構成できるので、高信頼性化と低価格化の両方の利点を享受できる。
以下では図面を用いて実施例について説明する。なお、各図における共通の構成については同一の参照番号を付してある。また、以下に説明する各実施例は図示例に限定されるものではない。
<基本的なカスコード型JFETの構成>
まず、図2および3を用いて、電力変換装置の逆変換器における代表的なワイドバンドギャップ半導体素子である、ノーマリオン型のSiC−JFETとノーマリオフ型のSi−MOSFETがカスケードに接続されたカスコード型のJFET(以下、カスコード型JFETという)を有する半導体装置について説明する。
<基本的なカスコード型JFETの構成>
まず、図2および3を用いて、電力変換装置の逆変換器における代表的なワイドバンドギャップ半導体素子である、ノーマリオン型のSiC−JFETとノーマリオフ型のSi−MOSFETがカスケードに接続されたカスコード型のJFET(以下、カスコード型JFETという)を有する半導体装置について説明する。
図2は、ノーマリオン型nチャネルJFETの構成図、およびゲート電圧とドレイン電流の特性図である。ゲートとソース間の電圧VGSが0Vで最大のドレイン電流IDSSが流れ、逆電圧の大きさでドレイン電流が制御され、ゲートとソース間の電圧VGSがVGS(OFF)より負側に大きい領域でオフとなる。
図3は、カスコード型JFETの基本的な構成図である。JFETは、ゲートが接合型構造であり酸化膜がないため、MOSFETに比べ、製造プロセスが容易という大きな利点を有するが、一般的にノーマリオン型である。高い電圧下で動作させる電力変換装置への応用においては、ノーマリオフ型のスイッチング素子が好ましい。
このため、ノーマリオン型の高耐圧SiC−JFETとノーマリオフ型の低耐圧Si−MOSFETをカスケードに接続したカスコード型JFETを構成することにより、カスコード型JFETとしてノーマリオフ動作するため、ワイドバンドギャップ半導体装置として有望である。カスコード型JFETの利点は、高耐圧を担うスイッチング素子を酸化膜のない接合型構造であるSiC−JFETで構成することができるため、高耐圧のSiC−MOSFETのようなゲート絶縁膜の信頼性面における問題を回避できる点にある。
カスコード型JFETは、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)を接続し、低耐圧Si−MOSFETのゲート(G2)の電圧VGSを制御することにより、カスコード型JFET31としてスイッチング動作する。ドライブ回路8は、図示しない上位のマイコンからPWM信号を受け、ゲート抵抗Rgとゲートとソース間のコンデンサCgsを通して、ゲート電圧VGSがゲート(G)とソース(Sc)に印加され、Si−MOSFETをオン・オフ制御する。ゲートとソース間に挿入されたコンデンサCgsは必須の部品ではない。すなわち、スイッチング素子に印加される高い電圧はSiC−JFETが受け持つので、Si−MOSFETはカスコード型JFETとしてのオン・オフを制御するためのものであればよく、低耐圧の素子で構成可能である。
このように、カスコード型JFET31において、オン・オフを制御するSi−MOSFETを低耐圧のスイッチング素子で構成できる点がカスコード型JFET31の利点である。しかし一方で、スイッチングによって、Si−MOSFETの定格電圧以上のサージ過電圧が低耐圧Si−MOSFETに印可された場合、Si−MOSFETは破壊されてしまう問題がある。そのため、Si−MOSFETの定格電圧は、このサージ過電圧に大きく依存する。よって、サージ過電圧からSi−MOSFETを保護するためには、カスコード型JFETをサージ過電圧値以上の定格電圧値を有するSi−MOSFETで構成するか、または、サージ過電圧がSi−MOSFETに印加されないような構成にする必要がある。前者の場合、高耐圧な(高い定格電圧値を有する)Si−MOSFETは、高価であり、素子サイズも大きくなるので、半導体装置の価格および小型化の面で問題がある。
<従来の逆変換器におけるカスコード型JFETの課題>
次に、図4および5を用い、本願が解決する課題として新たに突き止めた、カスコード型JFETを用いる従来の逆変換機における問題点を説明する。
<従来の逆変換器におけるカスコード型JFETの課題>
次に、図4および5を用い、本願が解決する課題として新たに突き止めた、カスコード型JFETを用いる従来の逆変換機における問題点を説明する。
図4は、従来の逆変換器における1アーム分のカスコード型JFETの構成図である。図3のカスコード型JFETの構成図において、SiC−JFETのゲートとSi−MOSFETのソース間にスイッチング速度を調整するための抵抗RGJを設けている。ここでは、逆変換器3を構成する三相分(U相、V相、W相)の内、代表的にU相の1アームのみについて記載している。1アームとは、直流中間回路の(+)電位側に接続された上アーム側のカスコード型JFETと直流中間回路の(−)電位側に接続された下アーム側のカスコード型JFETを直列に接続した構成のものである。当然、V相もW相も、同様に各々1アーム分のカスコード型JFET素子で構成されている。
図5は、図4における構成時の各部の波形である。縦軸を電圧、横軸を時間とし、ドライブ回路8Uによりカスコード型JFETのターンオン時(図5(a))とターンオフ時(図5(b))における各部の電圧の過渡特性波形を示している。また、電圧以外にドレイン電流IDUも示してあるが、電流については過渡特性波形のみで、電流値のレンジについては記載していない。
図5(a)は、カスコード型JFET41がオフ状態からオン(カスコード型JFET42はオン状態からオフ)した際の過渡特性波形を示す。カスコード型JFET41がオフ状態からオンに移行すると、オフ状態にあるカスコード型JFET42のドレイン(D)とソース(S)間には、直流中間回路の電圧VPNに依存した、dVPN/dtの急峻な電圧が印可されることになる。この急峻な電圧変化により、カスコード型JFET42を構成するSiC−JFETのドレイン(D1)からゲート(G1)とスイッチング速度を調整するための抵抗RGJを通してソース(S)へ変位電流IGDjが流れる。
この変位電流IGDjに起因して、高耐圧SiC−JFETのゲート(G1)と低耐圧Si−MOSFETのソース(S2)間には、数(1)のサージ過電圧が印可される。
VGJD=RGJ*IGDj------------------数(1)
このため、カスコード型JFET42の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間(電圧VDSDm)には、数(1)に近いサージ過電圧が印可されることになる。
VGJD=RGJ*IGDj------------------数(1)
このため、カスコード型JFET42の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間(電圧VDSDm)には、数(1)に近いサージ過電圧が印可されることになる。
数(1)より、スイッチング速度を調整するための抵抗RGJが大きい程、VDSDmは大きくなることが分かる。EMC(電磁環境両立性)を考慮し、スイッチング速度を遅く制御してdVPN/dtを抑制することがノイズ発生の低減に有効であるが、スイッチング速度を調整するための抵抗RGJを大きくすると、低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間に、より高いサージ過電圧が印可されることになり、MOSFETが過電圧破壊に至る。高耐圧SiC−JFETのゲート(G1)と低耐圧Si−MOSFETのソース(S2)との間に設けられたスイッチング速度を調整するための抵抗RGJを大きくして、スイッチング速度を遅く制御した場合(EMC対応:スイッチング速度を遅く制御してdVPN/dtを抑制することがノイズ発生の低減に有効)、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流により、数(1)のサージ過電圧が高耐圧SiC−JFETのゲート(G1)とソース(S2)間に印可される。
よって、カスコード型JFET41がオフ状態からオンした際に、カスコード型JFET42における低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間には、電圧VDSDm≒49.6Vもの高いサージ過電圧がかかり、このサージ過電圧により低耐圧Si−MOSFETが過電圧破壊することになる。本願において、この点が、ノーマリオン型の高耐圧SiC−JFETとノーマリオフ型の低耐圧Si−MOSFETとをカスケード接続したカスコード型JFETの課題となっていることを突き止めた。
図5(b)は、カスコード型JFET41がオン状態からオフ(カスコード型JFET42はオフ状態からオン)した際の過渡特性波形を示す。オフ状態に移行するカスコード型JFET41のドレイン(D)とソース(S)間には、直流中間回路の電圧VPNに依存した、dVPN/dtの急峻な電圧が印可されることになり、この電圧変化により、カスコード型JFET41を構成するSiC−JFETのドレイン(D1)からゲート(G1)とスイッチング速度を調整するための抵抗RGJを通してソース(S)へ変位電流IGUjが流れる。
この変位電流IGUjに起因して、カスコード型JFET1の高耐圧SiC−JFETのゲート(G1)と低耐圧Si−MOSFETのソース(S2)間には、数(2)の電圧が印可される。
VGJU=RGJ*IGUj---------------数(2)
このため、低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間(電圧VDSUm)には、数(2)の電圧に近いサージ過電圧が印可される。すなわち、カスコード型JFET1の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間には、電圧VDSUm≒21.5Vのサージ過電圧が印加されることになる。
VGJU=RGJ*IGUj---------------数(2)
このため、低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間(電圧VDSUm)には、数(2)の電圧に近いサージ過電圧が印可される。すなわち、カスコード型JFET1の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間には、電圧VDSUm≒21.5Vのサージ過電圧が印加されることになる。
よって、カスコード型JFET41がオン状態からオフした際に、カスコード型JFET42の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間には、電圧VDSDm≒21.5Vもの高いサージ過電圧がかかり、このサージ過電圧により低耐圧Si−MOSFETが過電圧破壊することになる。本願において、この点が、ノーマリオン型の高耐圧SiC−JFETとノーマリオフ型の低耐圧Si−MOSFETとをカスケード接続したカスコード型JFETの課題となっていることを突き止めた。
以下、上述した課題を解決することができる半導体装置とその半導体装置を有する電力変換装置の実施例1を図1、6、7を用いて説明する。
図1は、実施例1に係る電力変換装置の構成図である。図1の電力変換装置10は、交流機4に電力を供給するための順変換器1、平滑用コンデンサ2、逆変換器3、制御回路5、冷却ファン6、デジタル操作パネル7、ドライブ回路8、電圧検出回路9を備えて構成される。図1では、任意の入力電源として交流電源を用いた場合を示す。順変換器1は、交流電圧を直流電圧に変換する。平滑用コンデンサ2は、直流中間回路に備えられ、順変換器1によって変換された直流電圧を平滑にする。逆変換器3は、直流電圧を任意の周波数の交流電圧に変換する。
逆変換器3内には、代表的なワイドバンドギャップ半導体素子として、ノーマリオン型のSiC−JFETとノーマリオフ型のSi−MOSFETがカスケードに接続されたカスコード型のJFETを有する半導体装置が搭載されており、三相出力のU相、V相、W相に各々カスコード型JFETを直列に接続した1アーム(図の点線部分)が3個(Up、Vp、Wp)で構成される。
1アームは、例えば図6に示すように、点線で囲んだカスコード型JFET61および62の2個で構成されているが、この構成に限定したものではない。1アームを構成する2個のカスコード型JFETからなる半導体装置(2in1)を3個(U相分、V相分、W相分)使用してもよいし、U相、V相、W相の3アーム分である6個のカスコード型JFETからなる半導体装置(6in1)を1個使用してもよい。さらには、この半導体装置の形態は、パワーモジュール構造でも三端子構造(例えば、TO−220)でもトランスファモールド構造でもよく、構造を限定したものではない。
以下の実施例では、代表的なノーマリオン型としての高耐圧SiC−JFETとノーマリオフ型としての低耐圧Si−MOSFET構成で説明するが、ノーマリオン型の高耐圧JFETが炭化ケイ素(SiC)で、ノーマリオフ型の低耐圧MOSFETがシリコン(Si)で構成されることを限定したものではなく、ノーマリオン型の高耐圧GaN−JFETとノーマリオフ型の低耐圧Si−MOSFET構成でも、ノーマリオン型のJFETとノーマリオフ型のMOSFETが炭化ケイ素(SiC)や窒化ガリウム(GaN)などワイドバンドギャップ半導体素子のみでの構成でもよい。
冷却ファン6は、順変換器1及び逆変換器3内のパワーモジュールを冷却する。デジタル操作パネル7は、電力変換装置の各種制御データを設定、変更、異常状態及びモニタ表示を行う。例えば、交流電動機4を駆動する際の加速時間や停止させる場合の減速時間などを設定することができる。制御データの一つである加速・減速時間は図示しない記憶部に格納され、このデータに基づいて、図示しないマイコンが交流電動機4の加速・減速を制御する。
操作パネル7には異常表示が可能な表示部が設けられており、電力変換装置における異常が検出されると当該表示部に表示される。本実施例の操作パネル7としては、特に種類が限られるものではないが、デジタル操作パネルとして装置使用者の操作性を考慮して表示部の表示を見ながら操作が行えるように構成している。なお、表示部は必ずしも操作パネル7と一体に構成する必要はないが、操作パネル7の操作者が、表示を見ながら操作できるように一体構成とすることが望ましい。操作パネル7から入力された電力変換装置の各種制御データは図示しない記憶部に格納される。
制御回路5は、デジタル操作パネル7によって入力される各種の制御データに基づいて逆変換器3のスイッチング素子を制御すると共に、電力変換装置10全体の制御を司る働きをするもので、マイコン(制御演算装置)が搭載されており、デジタル操作パネル7から入力される各種の制御データに応じて必要な制御処理が行えるように構成されている。
内部構成は省略するが、各種の制御データが格納された記憶部の記憶データからの情報に基づいて演算を行うマイコン(制御演算装置)が搭載されている。
電流検出器CTは、交流機のU相、W相の線電流を検出する。V相の線電流は、交流条件(iu+iv+iw=0)から、iv=−(iu+iw)として求められる。図1では電流検出器CTを2個用いた例を示したが、CTを3個使用し、各U相、V相、W相の線電流を検出してもよい。また、電流検出器CTの検出位置は、逆変換器3への入力側でもよく、上記一例の検出位置に限定されるものではない。
内部構成は省略するが、各種の制御データが格納された記憶部の記憶データからの情報に基づいて演算を行うマイコン(制御演算装置)が搭載されている。
電流検出器CTは、交流機のU相、W相の線電流を検出する。V相の線電流は、交流条件(iu+iv+iw=0)から、iv=−(iu+iw)として求められる。図1では電流検出器CTを2個用いた例を示したが、CTを3個使用し、各U相、V相、W相の線電流を検出してもよい。また、電流検出器CTの検出位置は、逆変換器3への入力側でもよく、上記一例の検出位置に限定されるものではない。
ドライブ回路8は、制御回路5からの指令に基づいて逆変換器3のスイッチング素子を駆動する。ドライブ回路8内にはスイッチングレギュレータ回路(DC/DCコンバータ)が搭載されており、電力変換装置の運転に必要な各直流電圧を生成し、これらを各構成に対して供給する。電圧検出回路9は、直流中間回路の直流電圧VPNを検出する。
また、入力電源として交流電源ではなく、直流電源を供給する場合には、直流端子P(+)側に直流電源の(+)側を接続し、直流端子N(−)側に直流電源の−側を接続すればよい。さらには、交流端子RとSとTを接続し、この接続点に直流電源の(+)側を接続し、直流端子N(−)側に直流電源の(−)側を接続してもよいし、逆に、直流端子P(+)側に直流電源の(+)側を接続し、交流端子RとSとTを接続し、この接続点に直流電源の(−)側を接続してもよい。
図6は、本実施例の一例に係わるカスコード型JFETの構成図である。カスコード型JFETの制御動作については、図3で説明した通りである。図4のカスコード型JFETの構成図と比較して、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)間にスイッチング速度を調整するための抵抗RGJに定電圧ダイオードZD1を並列に設けている。定電圧ダイオードZD1は、例えばツェナーダイオードなど、予め定められた降伏電圧にクランプできるものであればよい。これは、後述する実施例においても同様である。
カスコード型JFETのスイッチング動作によるdVPN/dtを抑制しノイズ発生を低減する目的で、高耐圧SiC−JFETのゲート(G1)と低耐圧Si−MOSFETのソース(S2)との間に設けられたスイッチング速度を調整するための抵抗RGJを大きくし、スイッチング速度を遅く制御した場合、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流により、サージ過電圧が低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間に印可され、このサージ過電圧により低耐圧Si−MOSFETが過電圧破壊する点については、図5における波形で説明した通りである。
このため、低耐圧Si−MOSFETの破壊を保護する目的で、スイッチング速度を調整するための抵抗RGJに定電圧ダイオードZD1を並列に接続した構成である。定電圧ダイオードZD1は、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流により、高耐圧SiC−JFETのゲート(G1)とソース(S2)間に印可されるサージ過電圧を定電圧にクランプできる。その結果、低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間(電圧VDSDm)に印加される電圧を抑制し、低耐圧Si−MOSFETをサージ過電圧から保護することができる。この時、定電圧ダイオードZD1は、その降伏電圧が低耐圧Si−MOSFETの定格電圧値(耐圧値)より小さいものを選ぶとよい。
図7は、図6の構成回路において、ドライブ回路8Uによりカスコード型JFET61のターンオン時とターンオフ時における各部の過渡特性波形を示したものである。縦軸を電圧、横軸を時間にとり、各部の電圧の過渡特性波形を示している。また、電圧以外にドレイン電流IDUも示してあるが、電流については過渡特性波形のみで、電流値のレンジについては記載していない。
図7(a)は、図5(a)と同様のモードで、カスコード型JFET61がオフ状態からオン(カスコード型JFET62はオン状態からオフ)した際の過渡特性波形で、オフ状態にあるカスコード型JFET62のドレイン(D)とソース(S)間には、直流中間回路の電圧VPNに依存した、dVPN/dtの急峻な電圧が印可されることになり、この電圧変化により、カスコード型JFET62を構成するSiC−JFETのドレイン(D1)からゲート(G1)とスイッチング速度を調整するための抵抗RGJを通してソース(S)へ変位電流IGDjが流れ、この変位電流IGDjに起因して、高耐圧SiC−JFETのゲート(G1)と低耐圧Si−MOSFETのソース(S)間には、数(1)の電圧が印可される。
しかし、本実施例では、定電圧ダイオードZD1の作用により、カスコード型JFET62の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間にもサージ過電圧が印加されるが、定電圧ダイオードZD1の働きによりサージ過電圧が定電圧にクランプ(VDSDm≒14.7V)されていることが分かる。
図5(a)における低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間に印加される電圧(VDSDm≒49.6V)値と比較すれば、定電圧ダイオードZD1によるサージ過電圧の抑制効果は明白である。
すなわち、ノーマリオン型の高耐圧SiC−JFETとノーマリオフ型の低耐圧Si−MOSFETをカスケードに接続したカスコード型スイッチング素子(カスコード型JFET)を構成し、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けられ、カスコード型JFETのスイッチング速度を調整するための抵抗RJGに並列に接続された定電圧ダイオードZD1で構成された半導体装置を備えることにより、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流により発生する、高耐圧SiC−JFETのゲート(G1)とソース(S2)間に印可されるサージ過電圧を定電圧にクランプできる。このため、低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間(電圧VDSDm)に印加されるサージ過電圧も定電圧にクランプすることが可能で、サージ過電圧から低耐圧Si−MOSFETを適切に保護でき、信頼性の高い電力変換装置を提供することができる。
以上、本発明の実施例では、スイッチング速度を調整するための抵抗に並列に定電圧ダイオードZD1を接続することにより、サージ過電圧を確実に定電圧にクランプすることができる。このため、高耐圧SiC−JFETと低耐圧Si−MOSFETでカスコード型JFETを構成しても、低耐圧Si−MOSFETをサージ過電圧による破壊から保護でき、定格電圧が20V程度(>14.7V)の低耐圧Si−MOSFETで構成することが可能となり、高い信頼性化と低価格化の両面を享受することができる。
なお、スイッチング速度調整用の抵抗に並列に接続する定電圧ダイオードの定電圧値をさらに低い物を選定すれば、定格電圧が10Vあるいは15V程度の低耐圧Si−MOSFETで構成することも可能であることは明白である。
図7(b)は、図5(b)と同様のモードで、カスコード型JFET61がオン状態からオフ(カスコード型JFET62はオフ状態からオン)した際の過渡特性波形で、オフ状態に移行するカスコード型JFET61のドレイン(D)とソース(S)間には、直流中間回路の電圧VPNに依存した、dVPN/dtの急峻な電圧が印可されることになり、この電圧変化により、カスコード型JFET61を構成するSiC−JFETのドレイン(D1)からゲート(G1)とスイッチング速度を調整するための抵抗RGJを通してソース(S)へ変位電流IGUjが流れる。
この変位電流IGUjに起因して、カスコード型JFET61の高耐圧SiC−JFETのゲート(G1)と低耐圧Si−MOSFETのソース(S2)間には、数(2)の電圧が印可され、低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間(電圧VDSUm)には、数(2)の電圧に近いサージ過電圧が印可される。
本実施例では、カスコード型JFET61の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間には、定電圧ダイオードZD1の働きによりサージ過電圧が定電圧にクランプ(VDSUm≒14.3V)されていることが分かる。
図5(b)における低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間に印加される電圧(VDSUm≒21.5V)値と比較すれば、定電圧ダイオードZD1によるサージ過電圧の抑制効果が分かる。
以下、図8を用いて、実施例1におけるカスコード型JFETの変形例について説明する。
図8は、実施例1に係わるカスコード型JFETの変形例である。本実施例は、図6におけるカスコード型JFET61とカスコード型JFET62の内、代表的にカスコード型JFET81についてのみ記載しているが、もう一つのカスコード型JFETについても同様の構成である。
図8(a)は、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けたカスコード型JFETのスイッチング速度を調整するために接続された抵抗RGJと、カスコード型JFETへの電圧印加の時間を調整するコンデンサCGJに対し、定電圧ダイオードZD1とZD2が逆向き、かつ、直列に接続した回路を並列に接続した構成である。定電圧ダイオードZD1とZD2により、スイッチング素子(カスコード型JFET)自身のスイッチングによるdVPN/dtに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。
図8(b)は、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けたカスコード型JFETのスイッチング速度を調整するために接続された抵抗RGJとコンデンサCGJに対し、定電圧ダイオードZD1とダイオードD12が逆向き、かつ、直列に接続された回路が並列に接続した構成である。定電圧ダイオードZD1とダイオードD12は、スイッチング素子自身のスイッチングによるdVPN/dtに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。
図8(c)は、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けたカスコード型JFETのスイッチング速度を調整するために接続された抵抗RGJとコンデンサCGJに対し、定電圧ダイオードZD1と直列に接続した抵抗RGJ1の回路が並列に接続した構成である。定電圧ダイオードZD1は、スイッチング素子自身のスイッチングによるdVPN/dtに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。また、抵抗RGJ1は、定電圧ダイオードZD1への電流を抑制し、定電圧ダイオードZD1の信頼性を高めることができる。
図8(d)は、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けたカスコード型JFETのスイッチング速度を調整するために接続した抵抗RGJとコンデンサCGJに対し、定電圧ダイオードZD1およびZD2と抵抗RGJ1を直列に接続した回路が並列に接続した構成である。定電圧ダイオードZD1とZD2は、スイッチング素子自身のスイッチングによるdVPN/dtに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。また、抵抗RGJ1は、定電圧ダイオードZD1とZD2への電流を抑制し、定電圧ダイオードZD1とZD2の信頼性を高めることができる。
図8(e)は、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けたカスコード型JFETのスイッチング速度を調整するために接続された抵抗RGJとコンデンサCGJに対し、定電圧ダイオードZD1とダイオードD12と抵抗RGJ1が直列に接続された回路を並列に接続した構成である。定電圧ダイオードZD1とダイオードD12は、スイッチング素子自身のスイッチングによるdVPN/dtに伴う変位電流に起因したサージ過電圧からスイッチング素子を保護することができる。また、抵抗RGJ1は、定電圧ダイオードZD1とダイオードD12への電流を抑制し、定電圧ダイオードZD1とダイオードD12の信頼性を高めることができる。
図8(a)から(e)に示した本変形例は、いずれも低耐圧Si−MOSFETを保護するという効果については図6と同様である。
以下、図9を用いて別の実施例について説明する。
図9は、実施例3に係わるカスコード型JFETの構成図である。
実施例1で示した図6の構成とは、定電圧ダイオード素子ZD1の接続点が異なる。
SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けられ、スイッチング速度を調整するための抵抗RGJを大きくして、スイッチング速度を遅く制御した場合、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流により、サージ過電圧が高耐圧SiC−JFETのゲート(G1)とソース(S2)間に印可され、このサージ過電圧により低耐圧Si−MOSFETが破壊する。
このため、低耐圧Si−MOSFETの破壊を保護するために、低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間に並列に定電圧ダイオードZD1を接続した構成である。定電圧ダイオードZD1は、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流の一部を分流する働きを行い、スイッチング速度を調整するための抵抗RGJへ流れる変位電流を減少させることにより、低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間に印加するサージ過電圧を抑制し低耐圧Si−MOSFETを保護する。
図10は、ドライブ回路8Uによりカスコード型JFET1のターンオン時とターンオフ時における各部の過渡特性波形を示したものである。縦軸を電圧に、横軸を時間にとり、各部の電圧の過渡特性波形を示している。
図10(a)は、図9の構成回路において、図5(a)と同様のモードで、カスコード型JFET91がオフ状態からオン(カスコード型JFET92はオン状態からオフ)した際の過渡特性波形である。定電圧ダイオードZD1は、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流の一部を分流する働きを行い、スイッチング速度を調整するための抵抗RGJへ流れる変位電流を減少させることにより、低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間に印加するサージ過電圧を抑制できる。
本実施例により、定電圧ダイオードZD1の作用により、カスコード型JFET92の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間にもサージ過電圧が印加されるが、定電圧ダイオードZD1の働きによりサージ過電圧が定電圧にクランプ(VDSDm≒14.5V)されていることが分かる。
図5(a)におけるカスコード型JFET42の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間に印加される電圧(VDSDm≒49.6V)値と比較すれば、定電圧ダイオードZD1によるサージ過電圧の抑制効果は明白である。
すなわち、ノーマリオン型の高耐圧SiC−JFETとノーマリオフ型の低耐圧Si−MOSFETをカスケードに接続したカスコード型スイッチング素子(カスコード型JFET)を構成し、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けられ、カスコード型JFETのスイッチング速度を調整するための抵抗RJGと低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間に並列に接続された定電圧ダイオードZD1で構成されたスイッチング素子を備えることにより、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流により、高耐圧SiC−JFETのゲート(G1)とソース(S2)間に印可されるサージ過電圧を低減することができる。さらに、低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間(電圧VDSDm)に印加されるサージ過電圧も定電圧にクランプすることが可能で、サージ過電圧から低耐圧Si−MOSFETを適切に保護でき信頼性の高い電力変換装置を提供することができる。
図10(b)は、図9の構成回路において、図5(b)と同様のモードで、カスコード型JFET91がオン状態からオフ(カスコード型JFET92はオフ状態からオン)した際の過渡特性波形である。定電圧ダイオードZD1は、同様に、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流の一部を分流する働きを行い、スイッチング速度を調整するための抵抗RGJへ流れる変位電流を減少させることにより、カスコード型JFET91の低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間(電圧VDSUm)には、数(2)の電圧に近いサージ過電圧が印可される。
本実施例では、定電圧ダイオードZD1の作用により、カスコード型JFET91の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間にもサージ過電圧が定電圧にクランプ(VDSUm≒12.9V)されていることが分かる。
図5(b)におけるカスコード型JFET52の低耐圧Si−MOSFETのドレーン(D2)とソース(S2)間に印加される電圧(VDSUm≒21.5V)値と比較すれば、定電圧ダイオードZD1によるサージ過電圧の抑制効果が分かる。
以下、図11を用い、実施例3におけるカスコード型JFETの変形例について説明する。
図11は、実施例4におけるカスコード型JFETの変形例を示す構成図である。図9におけるカスコード型JFET91とカスコード型JFET92の内、代表的にカスコード型JFET111についてのみ記載しているが、もう一つのカスコード型JFETについても同様の構成である。
図11(a)は、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けられ、スイッチング速度を調整するために接続された抵抗RGJと、、カスコード型JFETへの電圧印加の時間を調整するコンデンサCGJと、低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間に定電圧ダイオードZD1と抵抗RDJ1を直列に接続した回路が並列に接続された構成である。定電圧ダイオードZD1により、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流の一部が分流し、スイッチング速度を調整するための抵抗RGJへ流れる変位電流を減少させることができる。そして、それにより、カスコード型JFET111の低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間のサージ過電圧を抑制し、低耐圧Si−MOSFETを保護する事ができる。また、抵抗RDJ1は、定電圧ダイオードZD1への電流を抑制し、定電圧ダイオードZD1の信頼性を高めることができる。
図11(b)は、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けられ、スイッチング速度を調整するために接続された抵抗RGJとコンデンサCGJと、低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間に定電圧ダイオードZD1とZD2を逆向き、かつ、直列に接続し、さらに抵抗RDJ1を直列に接続した回路を並列に接続した構成である。定電圧ダイオードZD1とZD2により、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流の一部が分流し、スイッチング速度を調整するための抵抗RGJへ流れる変位電流を減少させることができる。そして、それにより、カスコード型JFET111の低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間のサージ過電圧を抑制し、低耐圧Si−MOSFETを保護する事ができる。また、抵抗RDJ1は、定電圧ダイオードZD1とZD2への電流を抑制し、定電圧ダイオードZD1とZD2の信頼性を高めることができる。
図11(c)は、SiC−JFETのゲート(G1)とSi−MOSFETのソース(S2)との間に設けられ、スイッチング速度を調整するために接続された抵抗RGJとコンデンサCGJと、低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間に定電圧ダイオードZD1とダイオードD12を逆向き、かつ、直列に接続し、さらに抵抗RDJ1を直列に接続した回路を並列に接続した構成である。定電圧ダイオードZD1とダイオードD12により、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流の一部が分流し、スイッチング速度を調整するための抵抗RGJへ流れる変位電流を減少させることができる。そして、それにより、カスコード型JFET111の低耐圧Si−MOSFETのドレイン(D2)とソース(S2)間のサージ過電圧を抑制し、低耐圧Si−MOSFETを保護する事ができる。また、抵抗RDJ1は、定電圧ダイオードZD1とダイオードD12への電流を抑制し、定電圧ダイオードZD1とダイオードD12の信頼性を高めることができる。
図11(a)から(c)は、いずれも低耐圧Si−MOSFETを保護するという効果については図9と同様である。
以下、図12および13を用い、実施例5について説明する。
図12は、実施例5に係わるカスコード型JFETの構成図である。
図12(a)は、実施例2にかかる図8(c)の回路構成において、カスコード型JFETの速度調整用抵抗RGJおよびコンデンサCGJとサージ過電圧抑制用の定電圧ダイオード素子を接続できる外部端子としてSiC−JFETのゲート端子(GS)とSi−MOSFETのソース端子(SS)が各々個別に設けられた半導体装置である。ここで、代表的に図8(c)の回路構成をとりあげたが、実施例1または実施例2に示す他の回路構成にしてもよい。
図12(a)は、実施例2にかかる図8(c)の回路構成において、カスコード型JFETの速度調整用抵抗RGJおよびコンデンサCGJとサージ過電圧抑制用の定電圧ダイオード素子を接続できる外部端子としてSiC−JFETのゲート端子(GS)とSi−MOSFETのソース端子(SS)が各々個別に設けられた半導体装置である。ここで、代表的に図8(c)の回路構成をとりあげたが、実施例1または実施例2に示す他の回路構成にしてもよい。
Si−MOSFETのソース端子(SS)として、主電流IDが流れるソース端子(S)と制御用端子(SS)が分離されている。これは、ゲート(G1)の誤動作防止などを考慮してSiC−JFETのゲート端子(GS)とSi−MOSFETのソース端子(SS)の物理的距離を可能な限り最短で構成できるようにした配慮である。
実施例1の変形例における図8(c)と異なる点は、速度調整用抵抗RGJやコンデンサCGJとサージ過電圧抑制用の定電圧ダイオード素子が、半導体装置を構成するモジュールパッケージ内部にないことである。速度調整用抵抗RGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などを外部で接続する端子を有することにより、速度調整用抵抗素子RGJやコンデンサ素子CGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などの定数を自由に選定でき、いわゆる設計の自由度を大幅に向上できる。
なお、速度調整用抵抗RGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などを外付けする場合、ノイズの影響を受け易くなってしまうが、図12(a)の回路構成をとることにより(GS端子とSS端子の物理的距離を可能な限り最短で構成)、そのノイズによる誤動作の影響を抑制することができる。この効果は、実施例2に示す他の回路構成をとった場合でも同様である。
また、速度調整用抵抗素子RGJやコンデンサ素子CGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などを、例えば図1におけるドライブ基板8や別の基板に搭載してもよい。
図12(b)は、実施例4にかかる図11(a)の回路構成において、カスコード型JFETの速度調整用抵抗RGJおよびコンデンサCGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などをそれぞれ接続できる外部端子としてSiC−JFETのゲート端子(GS)とSi−MOSFETのドレイン端子(DS)とSi−MOSFETの制御用ソース端子(SS)とがそれぞれ個別に設けられた半導体装置である。ここで、代表的に図11(a)の回路構成をとりあげたが、実施例3または実施例4に示す他の回路構成にしてもよい。
ここで、Si−MOSFETのソース端子として、主電流IDが流れるソース端子(S)と制御用ソース端子(SS)が分離されている。これは、主電流IDに起因するゲート(G1)の誤動作防止などを考慮して、SiC−JFETのゲート端子(GS)とSi−MOSFETの制御用ソース端子(SS)の物理的距離を可能な限り最短で構成できるように配慮したものである。
実施例4における図11と異なる点は、速度調整用抵抗RGJやコンデンサCGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1が、半導体装置を構成するモジュールパッケージ内部にはないことである。速度調整用抵抗とサージ過電圧抑制用の定電圧ダイオード素子を外部で接続する端子を有することにより、速度調整用抵抗素子RGJやコンデンサ素子CGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などの定数を自由に選定でき、いわゆる設計の自由度を大幅に向上できる。
なお、速度調整用抵抗RGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などを外付けする場合、ノイズの影響を受け易くなってしまうが、図12(b)の回路構成をとることにより(GS端子とSS端子の物理的距離を可能な限り最短で構成)、そのノイズによる誤動作の影響を抑制することができる。この効果は、実施例4に示す他の回路構成をとった場合でも同様である。
また、速度調整用抵抗素子RGJやコンデンサ素子CGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などを、例えば図1におけるドライブ基板8や別の基板に搭載してもよい。
また、速度調整用抵抗素子RGJやコンデンサ素子CGJとサージ過電圧抑制用の定電圧ダイオード素子ZD1などを、例えば図1におけるドライブ基板8や別の基板に搭載してもよい。
図13は、実施例5に係わる半導体装置の鳥瞰図である。交流電圧を直流電圧に変換する順変換器1と直流電圧を任意の周波数の交流電圧に変換する逆変換器3で構成された半導体装置である。
逆変換器3内には、代表的なワイドバンドギャップ半導体素子として、ノーマリオン型SiC−JFET素子とノーマリオフ型Si−MOSFET素子がカスケードに接続されたカスコード型JFETが各々6素子(三相分)搭載されている。
GSUはU相上アームのSiC−JFET素子のゲート端子、SSUはU相上アームのSi−MOSFET素子の制御用ソース端子であり、DSUはSi−MOSFET素子のドレイン端子である。また、GSVはV相上アームのSiC−JFET素子のゲート端子、SSVはV相上アームのSi−MOSFET素子の制御用ソース端子である。U相下アーム、V相下アーム、W相下アーム、W相上アームの各々の端子GSX、SSX、DSX、GSY、SSY、DSY、GSZ、SSZ、DSZ、DSV、GSW、SSW、DSWも記号は記載していないがそれぞれの端子が設けられている。
速度調整用素子とサージ過電圧抑制用の定電圧ダイオード素子を接続できる端子を半導体装置の外部に設けたことにより、速度調整用抵抗素子やコンデンサ素子とサージ過電圧抑制用の定電圧ダイオード素子などの定数を自由に選定できるため、スイッチング速度を自由に制御可能であり、いわゆる設計の自由度を大幅に向上させることができ、さらに信頼性を十分に確保することができる。
ここで、実施例1〜5における半導体装置の形態は、パワーモジュール構成であるが、三端子構造(例えば、TO−220)でもトランスファモールド構造でもよく、構造を限定した実施例ではない。また、半導体装置の形態では、端子がはんだ接続可能なリード端子構造であるが、はんだ接続構造ではないネジ端子構造であってもプレスフィット構造でもよく、構造を限定した実施例ではない。
以上、これまで説明してきたように、本願に係わる各実施例は、ノーマリオン型の高耐圧SiC−JFETとノーマリオフ型の低耐圧Si−MOSFETをカスケードに接続したカスコード型スイッチング素子(カスコード型JFET)を構成し、SiC−JFETのゲートとSi−MOSFETのソースとの間に設けられたカスコード型JFETのスイッチング速度を調整するための抵抗に並列に接続された定電圧ダイオードで構成されたスイッチング素子を備えることにより、高耐圧SiC−JFETがスイッチングする際に発生するdVPN/dtに起因した変位電流により、高耐圧SiC−JFETのゲート(G1)とソース(S2)間に印可されるサージ過電圧を定電圧にクランプできるため、低耐圧Si−MOSFETを過電圧破壊から保護でき信頼性の高い電力変換装置を提供できる。
また、電圧クランプ素子が設けられているため、高耐圧SiC−JFETと低耐圧Si−MOSFETでカスコード型JFETを構成しても、低耐圧Si−MOSFETをサージ過電圧による破壊から保護でき、定格電圧が20V程度の低耐圧Si−MOSFETで構成することが可能となり、低価格で信頼性の高いカスコード型JFETを提供できる。
1…順変換器、2…平滑用コンデンサ、3…逆変換器、4…交流電動機、5…制御回路、8…ドライブ回路、10…電力変換装置、VPN…直流中間回路の電圧、31、41、42、61、62、81a〜e、91、92、111a〜c、121a、b…カスコード型JFET、RGJ…抵抗、CGJ…コンデンサ、ZD1、ZD2…定電圧ダイオード、D12…ダイオード、EMC…Electro Magnetic Compatibility、*…乗算演算子
Claims (15)
- ノーマリオン型ワイドバンドギャップ半導体JFETのソースとノーマリオフ型MOSFETのドレインとを接続し、前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとを接続してなるカスコード型JFETを有する半導体装置であって、
前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとの間に設けられた第一の抵抗と、
前記第一の抵抗に並列に接続された定電圧ダイオードを備える半導体装置。 - 請求項1に記載の半導体装置であって、
前記定電圧ダイオードはツェナーダイオードであり、該ツェナーダイオードの降伏電圧は、前記MOSFETの定格電圧より低いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記第一の抵抗に並列に接続されたコンデンサを備えることを特徴とする半導体装置。 - 請求項3に記載の半導体装置であって、
前記定電圧ダイオードに直列に接続された第二の抵抗を備えることを特徴とする電力変換装置。 - 請求項3または4に記載の半導体装置であって、
前記定電圧ダイオードの順方向とは逆向き、かつ、直列に接続された定電圧ダイオードまたはダイオードを備えることを特徴とする半導体装置。 - 請求項1乃至5のいずれかに記載の半導体装置であって、
前記ワイドギャップ型半導体JFETのゲートと前記MOSFETのソースとの間の接続は、前記ワイドギャップ型半導体JFETのゲート端子と前記MOSFETのソース端子によりなされていることを特徴とする半導体装置。 - ノーマリオン型ワイドバンドギャップ半導体JFETのソースとノーマリオフ型MOSFETのドレインとを接続し、前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとを接続してなるカスコード型JFETを有する半導体装置であって、
前記ワイドバンドギャップ半導体JFETのゲートと前記MOSFETのソースとの間に設けられた第一の抵抗と、
前記MOSFETのドレインとソースの間に設けられた定電圧ダイオードと、
を備える半導体装置。 - 請求項7に記載の半導体装置であって、
前記定電圧ダイオードはツェナーダイオードであり、該ツェナーダイオードの降伏電圧は、前記MOSFETの定格電圧より低いことを特徴とする半導体装置。 - 請求項7に記載の半導体装置であって、
前記第一の抵抗に並列に接続されたコンデンサを備えることを特徴とする半導体装置。 - 請求項9に記載の半導体装置であって、
前記定電圧ダイオードに直列に接続された第二の抵抗を備えることを特徴とする電力変換装置。 - 請求項9または10に記載の半導体装置であって、
前記定電圧ダイオードの順方向とは逆向きに、かつ、直列に接続された定電圧ダイオードあるいはダイオードを備えることを特徴とする半導体装置。 - 請求項7乃至11のいずれかに記載の半導体装置であって、
前記ワイドギャップ型半導体JFETのゲートと前記MOSFETのソースとの間の接続および前記MOSFETのソースとドレインとの間の接続は、前記ワイドギャップ型半導体JFETのゲート端子と前記MOSFETのソース端子およびドレイン端子によりなされていることを特徴とする半導体装置。 - 交流電圧を直流電圧に変換する順変換器と、
順変換器に変換された直流電力を平滑する平滑用コンデンサと、
平滑された直流電圧を任意の周波数の交流電圧に変換する逆変換器と、
前記逆変換器を駆動するドライブ回路と、
前記ドライブ回路を制御する制御部と、
を備え、
前記逆変換器は、ノーマリオフ型ワイドギャップ半導体JFETとノーマリオン型MOSFETを有するカスコード型JFETを備え、
前記カスコード型JFETには、第一の抵抗と第一の定電圧ダイオードが接続されている電力変換装置。 - 請求項13に記載の電力変換装置であって、
前記カスコード型JFETには、コンデンサが接続されていることを特徴とする電力変換装置。 - 請求項14に記載の電力変換装置であって、
前記カスコード型JFETには、第二の定電圧ダイオードまたはダイオードまたは第二の抵抗が接続されていることを特徴とする電力変換装置。
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