JPWO2014162498A1 - トレンチゲート電極を利用するigbt - Google Patents

トレンチゲート電極を利用するigbt Download PDF

Info

Publication number
JPWO2014162498A1
JPWO2014162498A1 JP2015509751A JP2015509751A JPWO2014162498A1 JP WO2014162498 A1 JPWO2014162498 A1 JP WO2014162498A1 JP 2015509751 A JP2015509751 A JP 2015509751A JP 2015509751 A JP2015509751 A JP 2015509751A JP WO2014162498 A1 JPWO2014162498 A1 JP WO2014162498A1
Authority
JP
Japan
Prior art keywords
region
gate electrode
trench gate
emitter
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015509751A
Other languages
English (en)
Other versions
JP5983864B2 (ja
Inventor
淳 大河原
淳 大河原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Application granted granted Critical
Publication of JP5983864B2 publication Critical patent/JP5983864B2/ja
Publication of JPWO2014162498A1 publication Critical patent/JPWO2014162498A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804Emitter regions of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821Collector regions of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体基板を平面視したときにトレンチゲート電極が屈曲しているIGBTであり、トレンチゲート電極の屈曲部の内側に位置するととともに半導体基板の表面に臨む位置にエミッタ領域と同一導電型の内側半導体領域が形成されている。トレンチゲート電極が屈曲しているために、オン時の正孔密度が上昇して電導度変調現象が活発化してオン電圧が低下する。ターンオフ時には内側半導体領域が正孔の移動経路に影響し、正孔がボディ領域を移動する距離が短縮される。ターンオフ時に正孔がボディコンタクト領域に抜けやすい。オン時の電流密度を高めることとラッチアップを防止することが両立する。

Description

本明細書では、トレンチゲート電極を利用するIGBTに関する技術を開示する。
特許文献1に、半導体基板を平面視したときに、トレンチゲート電極が屈曲しているIGBTが開示されている。トレンチゲート電極が直線上を延びている場合に比して、トレンチゲート電極が屈曲していると、屈曲部の内側に位置するドリフト領域における正孔密度が増大し、電導度変調現象が活発化し、IGBTのオン電圧が低下する。なお特許文献1は本出願の出願時点では公開されていない。
IGBTの場合、オン電圧が低いだけでなく、トレンチゲート電極の電圧をオフ電圧に切り替えた時にエミッタとコレクタ間がオフする必要がある。本明細書では、トレンチゲート電極の電圧をオフ電圧に切り替えた後もエミッタとコレクタ間に電流が流れる続ける現象をラッチアップという。IGBTではラッチアップが生じないようにする必要がある。
特願2011−052100号に添付されている明細書と図面
IGBTにラッチアップが生じないようにするために、飽和電流を抑制し、ターンオフ時に正孔がエミッタ電極に抜けやすくする設計が採用されている。上記したトレンチゲート電極、すなわち屈曲したトレンチゲート電極を利用すると、電流密度が上昇し、ラッチアップ現象が生じやすくなる。屈曲したトレンチゲート電極を利用してオン電圧を低下させる技術を実用化するためには、ラッチアップを防止する新たな技術が必要とされる。すなわち、ターンオフ時に正孔がエミッタ電極に抜けやすくする新たな技術が必要とされる。
本明細書では、屈曲したトレンチゲート電極を利用するIGBTにおいて、ターンオフ時に正孔がエミッタ電極に抜けやすくなる構造を開示し、もってラッチアップの発生を防止する技術を開示する。この技術によって、ラッチアップの発生を防止しながらトレンチゲート電極を屈曲させることが可能となり、IGBTのオン電圧を低減することができる。
本明細書で開示するIGBTでは、半導体基板の表面を平面視したときにトレンチゲート電極が屈曲している。トレンチゲート電極の屈曲部の内側に位置するととともに半導体基板の表面に臨む位置に、エミッタ領域と同一導電型(従ってベースないしボディ領域とは反対導電型)の半導体領域(以下では内側半導体領域という)が形成されており、その内側半導体領域をフローティング状態とする。すなわち、内側半導体領域は、エミッタ電極ともトレンチゲート電極ともコレクタ電極とも導通していない。
IGBTのトレンチゲート電極の電圧をオフ電圧に切り替えた場合、ドリフトないしバルク領域(以下ではドリフト領域という)に蓄積されていた正孔は、トレンチゲート電極に沿ってボディないしベース領域(以下ではボディ領域という)を移動し、ボディコンタクト領域からエミッタ電極に抜ける。ボディ領域は、トレンチゲート電極にオン電圧を印加したときに反転層が形成する不純物濃度である必要があることから、不純物濃度が低く、正孔が移動しづらい(以下ではボディ領域をボディコンタクト領域から区別するために、ボディ領域のことを低濃度ボディ領域ということがある。両者は同一である)。
前記したフローティング状態にある内側半導体領域を用意しないと、ターンオフ時に正孔が高抵抗な低濃度ボディ領域を移動する距離が長くなり、正孔がエミッタ電極に抜けにくい。それに対して、内側半導体領域を用意し、その内側半導体領域をフローティング状態に置いておくと、ターンオフ時に正孔が低濃度ボディ領域を移動する距離が短くなり、正孔がエミッタ電極に抜けやすくなる。この構造を採用すると、トレンチゲート電極を屈曲させて導通時の電流密度を上昇させるのと同時にラッチアップ現象の発生を防止することが可能となる。
内側半導体領域とエミッタ領域は、同一組成であることが好ましい。エミッタ領域形成工程で内側半導体領域を形成することが可能となる。
トレンチゲート電極の上面を覆う層間絶縁膜を形成し、その層間絶縁膜でトレンチゲート電極とエミッタ電極を絶縁する構造が知られている。その層間絶縁膜を、内側半導体領域の表面にまで伸ばすことが好ましい。その層間絶縁膜によって内側半導体領域とエミッタ電極が絶縁される。製造工程数を増加させないで、内側半導体領域をフローティング状態におくことができる。
オン電圧を低下させるには、トレンチゲート電極が複数の位置で屈曲していることが有利である。そのためには、T字形状が連なるパターンに沿ってトレンチゲート電極を形成することが好ましい。屈曲部を半導体基板の広い範囲に一様に分布させることができる。
半導体基板を平面視したときにボディコンタクト領域がボディ領域によって内側半導体領域から分離していてもよく、ボディコンタクト領域がボディ領域によってゲート絶縁膜から分離していてもよい。IGBTの場合、エミッタ領域とトレンチゲート電極がゲート絶縁膜を介して対向している必要がある。またエミッタ領域とトレンチゲート電極には、不純物を注入して抵抗をさげる必要がある。隣接する2領域に異なる導電型の不純物を注入すると、不純物注入範囲のばらつきによって実効的な不純物濃度がばらつくことになり、半導体装置を量産したときに半導体装置群の性能がばらつく原因となる。エミッタ領域とトレンチゲート電極には同一導電側の不純物を注入することが好ましい。この結果、トレンチゲート電極の導電型とボディコンタクト領域の導電側は反対となる。トレンチゲート電極にゲート絶縁膜を介して対向する位置にボディコンタクト領域を設けることができれば、ターンオフ時の正孔の抜けが改善され、ラッチアップ現象の発生を抑制することができる。しかしそのためには、隣接する2領域に異なる導電型の不純物を注入する必要が生じ、半導体装置を量産したときに性能がばらつく原因となる。半導体基板を平面視したときにボディコンタクト領域がボディ領域によって内側半導体領域から分離している構造、あるいは、ボディコンタクト領域がボディ領域によってゲート絶縁膜から分離している構造であれば、隣接する2領域に異なる導電型の不純物を注入する必要がない。ボディコンタクト領域がボディ領域によってゲート絶縁膜から分離している構造に対して内側半導体領域を付加する技術によると、オン電圧が低くてラッチアップが発生しづらいとともに、性能のばらつきが抑制された半導体装置群を量産することができる。
第1実施例のIGBTの半導体基板を平面視した図。範囲Xは、エミッタ電極と層間絶縁膜を除去した平面図を示し、範囲Yは、エミッタ電極を除去した平面図を示す。 (1)は図1のII-II線の断面図。(2)は既存のIGBTの断面図。 第2実施例のIGBTの半導体基板を平面視した図。 図3のIV-IV線の断面図。 第3実施例のIGBTの半導体基板を平面視した図。 屈曲したトレンチゲート電極のパターン1を例示する図。 屈曲したトレンチゲート電極のパターン2を例示する図。 屈曲したトレンチゲート電極のパターン3を例示する図。 屈曲したトレンチゲート電極のパターン4を例示する図。 屈曲したトレンチゲート電極のパターン5を例示する図。 屈曲したトレンチゲート電極のパターン6を例示する図。 屈曲したトレンチゲート電極のパターン7を例示する図。 屈曲したトレンチゲート電極のパターン8を例示する図。 屈曲したトレンチゲート電極のパターン9を例示する図。
(第1実施例)
図1は、第1実施例のIGBT30の半導体基板2を平面視した図であり、図2の(1)は、図1のII-II線の断面図である。図1において、範囲Xはエミッタ電極と層間絶縁膜を除去した平面図を示し、範囲Yはエミッタ電極を除去した平面図を示す。図3と図5でも同様である。IGBT30は、半導体基板2と、半導体基板2の表面2aに形成されているエミッタ電極24と、半導体基板2の裏面2bに形成されているコレクタ電極26を備えている。エミッタ電極24とコレクタ電極26は、金属で形成されている。
半導体基板2には、下記の領域が形成されている。
エミッタ領域10:半導体基板2の表面2aの一部範囲に臨む位置に形成されている。n型不純物が高濃度にドープされており、エミッタ電極24とオーミック接触する。
ボディコンタクト領域8:半導体基板2の表面2aの一部の範囲に臨む位置に形成されている。p型不純物が高濃度にドープされており、エミッタ電極24とオーミック接触する。ベースコンタクト領域と称されることもあるが、本明細書ではボディコンタクト領域という。エミッタ領域10が半導体基板2の表面2aに臨む範囲と、ボディコンタクト領域8が半導体基板2の表面2aに臨む範囲は、異なっている。
内側半導体領域6:エミッタ領域10と同一組成で同一深さに形成されている。図1に示すように、後記するトレンチゲート電極18の屈曲部の内側に位置するととともに、半導体基板2の表面2aの一部範囲に臨む位置に形成されている。
ボディ領域12:エミッタ領域10とボディコンタクト領域8と内側半導体領域6に接するとともに、それらの領域10,8,6よりも深部に達している。p型不純物が低濃度にドープされている。ベース領域と称されることもあるが、本明細書ではボディ領域という。エミッタ領域10とボディコンタクト領域8と内側半導体領域6が形成されていない範囲では、ボディ領域12が半導体基板2の表面2aに臨んでいる。
ドリフト領域20:ボディ領域12と後記するコレクタ領域22を分離している。n型不純物が低濃度にドープされている半導体基板2が、加工されないままに残っている領域であり、バルク領域と称されることもある。本明細書ではドリフト領域という。
コレクタ領域22:半導体基板2の裏面2bに臨む位置に形成されている。p型不純物が高濃度にドープされており、コレクタ電極26とオーミック接触する。
半導体基板2の表面2aから深さ方向に延びるトレンチ14が形成されている。トレンチ14は、表面2aからボディ領域12を貫通してドリフト領域20に達している。トレンチ14は、半導体基板2を平面視したときに、単位となるT字形状(トレンチ部分14a,14b,14c参照)を、X方向にもY方向にも連ねたパターンで形成されている。例えば、トレンチ部分14a,14cを観察すると、トレンチ14は屈曲している。参照番号32に示す位置は、屈曲部の内側に位置しているということができる。同様に、参照番号34に示す位置は、トレンチ部分14b,14c間の屈曲部の内側に位置しており、参照番号36に示す位置は、トレンチ部分14d,14c間の屈曲部の内側に位置しており、参照番号38に示す位置は、トレンチ部分14e,14c間の屈曲部の内側に位置しているということができる。トレンチ部分14b,14c,14e,14fによって長方形の範囲が形成されている。IGBT30は、各長方形の範囲を単位にして構成されているということもできる。各長方形の範囲を本明細書ではセルという。セルは4つの頂点を待ち、各頂点に内側半導体領域6が形成されている。
トレンチ14の側壁と底面(総称して壁面という)は、ゲート絶縁膜16で被覆されている。その内側に、トレンチゲート電極18が充填されている。ゲート絶縁膜16は酸化シリコンで形成されており、トレンチゲート電極18は不純物をドープしたポリシリコンで形成されている。
図1の参照番号10aで示す位置では、エミッタ領域10がゲート絶縁膜16を介してトレンチゲート電極18に向かい合っている。位置10aにあるエミッタ領域10とドリフト領域20を深さ方向において分離しているボディ領域12も、ゲート絶縁膜16を介してトレンチゲート電極18に向かい合っている。エミッタ領域10はn型であり、ボディ領域12はp型であり、ドリフト領域20はn型であり、通常時は、エミッタ領域10とドリフト領域20は導通しない。しかし、トレンチゲート電極18に正の電圧を印加すると、ゲート絶縁膜16を介してトレンチゲート電極18に向かい合っている範囲のボディ領域12がn型に反転し、エミッタ領域10とドリフト領域20が導通する。
参照番号4は、トレンチゲート電極18の上面を覆っている層間絶縁膜であり、トレンチゲート電極18とエミッタ電極24を絶縁している。層間絶縁膜4は、内側半導体領域6の上面も覆っており、内側半導体領域6とエミッタ電極24を絶縁している。内側半導体領域6は、層間絶縁膜4によってエミッタ電極24から絶縁されており、ゲート絶縁膜16によってトレンチゲート電極18から絶縁されており、IGBT30のオフ時にはpn接合によってコレクタ電極26から絶縁されている。IGBT30のオフの間、内側半導体領域6はフローティング状態にある。参照番号4aは、層間絶縁膜4に形成されている開孔を示している。開孔4aによって、エミッタ領域10とボディコンタクト領域8はエミッタ電極24に導通している。
仮想線で示す層40は、n型層であり、p型のボディ領域12に中間深さに形成されている。n型層40によって、ボディ領域12は、上部領域と下部領域に二分されている。n型層40は省略可能である。
図1に示すように、トレンチゲート電極14に隣接する位置には、エミッタ領域10と内側半導体領域6が形成されている。これらはいずれもn型であり、不純物注入範囲がばらついても実効的不純物濃度に与える影響は小さい。ボディコンタクト領域8とトレンチゲート電極14は、異なる導電型であるが、両者はボディ領域12によって分離されており、隣接する2領域に異なる導電型の不純物を注入する必要はない。図1の構造は、隣接する2領域に異なる導電型の不純物を注入することなく製造することができる。トレンチゲート電極14とボディ領域12は隣接しているが、ボディ領域12の不純物注入濃度は低く、反対導電型であるトレンチゲート電極14とボディ領域12が隣接していることが半導体装置の性能に大きな影響を与えることはない。
図2(1)の矢印Aは、ターンオフ時の正孔の移動経路を示している。n型の内側半導体領域6とp型のボディ領域12の間にあるnp障壁によって、正孔は内側半導体領域6を避ける経路を移動する。
図2(2)は、n型の内側半導体領域6が形成されていない場合を示し、ターンオフ時には正孔が移動経路Bに沿って移動する。すなわち、正孔はゲート電極18に沿って移動し、半導体基板2の表面2aの近傍を表面2aに沿って移動してボディコンタクト領域8に達する。
図2の(1)と(2)を比較すると明らかに、矢印Aの距離は短く、矢印Bの距離は長い。すなわち、n型の内側半導体領域6を形成しないと、不純物濃度が低くて抵抗が高いボディ領域12を正孔が移動する距離が長いのに対し、n型の内側半導体領域6を形成すると、ボディ領域12を正孔が移動する距離が短くなる。n型の内側半導体領域6を形成すると、ターンオフ時に正孔がボディコンタクト領域8に抜く易く、ラッチアップしづらくなる。
IGBT30は、コンタクト電極26を正電圧に接続し、エミッタ電極24を接地して用いる。
トレンチゲート電極18に正電圧をかけないと、n型のエミッタ領域10とn型のドリフト領域20の間がp型のボディ領域12で分離され、IGBT30はオフされる。
トレンチゲート電極18に正電圧をかけると、n型のエミッタ領域10とn型のドリフト領域20を分離しているボディ領域12のうち、ゲート絶縁膜16を介してトレンチゲート電極18に対向している範囲がn型に反転し、チャネルが形成される。その結果、電子がエミッタ電極24からエミッタ領域10とチャネルを介してドリフト領域20に移動し、正孔がコレクタ電極26からコレクタ領域22を介してドリフト領域20に移動する。ドリフト領域20で電導度変調現象が発生し、IGBT30が導通する。IGBT30では、トレンチゲート電極18が屈曲している。屈曲部の内側に位置するドリフト領域における正孔密度が上昇し、電導度変調現象が活発化する。トレンチゲート電極18を屈曲させることで、IGBT30のオン電圧が低下する。
IGBT30を再びオフさせる際には、トレンチゲート電極18に正電圧を印加するのをやめる。本明細書では、オンからオフ状態に変化させることをターンオフという。IGBTは、サイリスタ構造を備えており、トレンチゲート電極に正電圧を印加するのをやめてもエミッタ電極とコレクタ電極の間を電流が流れ続けるラッチアップ現象が生じやすい。IGBT30では、図2(1)(2)を参照して説明したように、ターンオフしたときに正孔がボディコンタクト領域8を経てエミッタ電極24に抜く易く、ラッチアップしないように設計されている。
(第2実施例)
以下では第1実施例と相違する点のみを説明し、重複説明を省略する。第3実施例以下でも同じである。
図3に示すように、第2実施例では、ボディコンタクト領域8によってエミッタ領域10が2つの領域10b、10cに分離されている。その場合でも、内側半導体領域6を形成することでラッチアップの発生を防止できる。
(第3実施例)
図5に示すように、第3実施例では、ボディコンタクト領域8によってエミッタ領域10が4つの領域10d,10e,10f,10gに分離されている。本実施例では、トレンチゲート電極18に対向してチャネルに電子を供給するエミッタ領域が4か所に形成されており、オン電圧が低い。一層にラッチアップしやすくなるが、その場合でも、内側半導体領域6を形成することでラッチアップの発生を防止することができる。
(屈曲するトレンチゲート電極の例示)
図6から図14は、屈曲するトレンチゲート電極の例を示している。丸印で示す位置が、屈曲部の内側に位置する範囲を示している。丸印に示すコーナ部に内側半導体領域6を形成することでラッチアップの発生を防止することができる。図13,14の参照番号18aは、ダミートレンチである。ここでいうダミートレンチは、トレンチゲート電極18と同じ構造を備えているものの、ゲート電圧調整回路に接続されておらず、フローティング状態にあるものをいう。図13に示すように、ダミートレンチ18aの屈曲部の内側に位置する範囲にも内側半導体領域6を形成してもよい。あるいは、ダミートレンチ18aに対しては、内側半導体領域6を形成しなくてもよい。上記では、ボディ領域とコンタクト領域がp型の場合を説明したが、反対導電型であってもよい。
上記実施例では、エミッタ領域10と内側半導体領域6が同一組成で同一深さに形成されている。エミッタ領域10と内側半導体領域6を同時に形成することができる。また、トレンチゲート電極18とエミッタ電極22を絶縁する層間絶縁膜4が、内側半導体領域6とエミッタ電極22を絶縁する。内側半導体領域6とエミッタ電極22を絶縁する新たな絶縁層を追加する必要がない。これらの要因によって、実施例のIGBTは製造しやすい。
以上、本実施例について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
2:半導体基板
2a:表面
2b:裏面
4:層間絶縁膜
4a:開孔
6:内側半導体領域(n型)
8:ボディコンタクト領域(p型)
10:エミッタ領域(n型)
10a:トレンチゲート電極18に対向する範囲
10b,10c:ボディコンタクト領域で分断されているエミッタ領域
10d,10e,10f,10g:ボディコンタクト領域で分断されているエミッタ領域
12:ボディ領域(ベース領域)(p型)
14:トレンチ
14a,14b,14c,14d,14e,14f:トレンチの部分
16:ゲート絶縁膜
18:トレンチゲート電極
20:ドリフト領域(バルク領域)(n型)
22:コレクタ領域(p型)
24:エミッタ電極
26:コレクタ電極
30:IGBT
32,34,36,38:屈曲するトレンチの内側に位置する範囲
A,B:正孔の移動経路
○印:屈曲するトレンチの内側の位置

Claims (6)

  1. IGBTであり、
    半導体基板と、前記半導体基板の表面に形成されているエミッタ電極と、前記半導体基板の裏面に形成されているコレクタ電極を備えており、
    前記半導体基板が、
    前記半導体基板の表面に臨んでいるエミッタ領域と、
    前記半導体基板の裏面に臨んでいるコレクタ領域と、
    前記エミッタ領域に接するとともに前記エミッタ領域より深部に達しているボディ領域と、
    前記ボディ領域と前記コレクタ領域を分離しているドリフト領域と、
    前記半導体基板の表面に臨んでいるボディコンタクト領域、
    を備えており、
    前記半導体基板に、
    前記半導体基板の表面から前記ドリフト領域に達しているトレンチと、
    前記トレンチの壁を覆っているゲート絶縁膜と、
    前記トレンチの内部を充填しているトレンチゲート電極
    が形成されており、
    前記トレンチゲート電極が前記ゲート絶縁膜を介して前記エミッタ領域と前記ボディ領域と前記ドリフト領域の順に対向しており、
    前記エミッタ領域と前記ボディコンタクト領域が前記エミッタ電極に導通しており、
    前記トレンチゲート電極が前記エミッタ電極から絶縁されており、
    前記コレクタ領域が前記コレクタ電極に導通しており、
    前記半導体基板を平面視したときに前記トレンチゲート電極が屈曲しており、
    前記トレンチゲート電極の屈曲部の内側に位置するととともに前記半導体基板の表面に臨む位置に、前記エミッタ領域と同一導電型の内側半導体領域が形成されており、
    前記内側半導体領域が前記エミッタ電極と導通していないことを特徴とするIGBT。
  2. 前記内側半導体領域と前記エミッタ領域が同一組成であることを特徴とする請求項1に記載のIGBT。
  3. 前記内側半導体領域の表面と前記トレンチゲート電極の表面を覆う層間絶縁膜が形成されており、
    前記層間絶縁膜によって、前記内側半導体領域と前記エミッタ電極が絶縁されており、前記トレンチゲート電極と前記エミッタ電極が絶縁されていることを特徴とする請求項1に記載のIGBT。
  4. 前記半導体基板を平面視したときに前記トレンチゲート電極がT字形状が連なるパターンを提供することを特徴とする請求項1に記載の半導体装置。
  5. 前記半導体基板を平面視したときに前記ボディコンタクト領域が前記ボディ領域によって前記内側半導体領域から分離していることを特徴とする請求項1に記載の半導体装置。
  6. 前記半導体基板を平面視したときに前記ボディコンタクト領域が前記ボディ領域によって前記ゲート絶縁膜から分離していることを特徴とする請求項1に記載の半導体装置。
JP2015509751A 2013-04-02 2013-04-02 トレンチゲート電極を利用するigbt Active JP5983864B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/060022 WO2014162498A1 (ja) 2013-04-02 2013-04-02 トレンチゲート電極を利用するigbt

Publications (2)

Publication Number Publication Date
JP5983864B2 JP5983864B2 (ja) 2016-09-06
JPWO2014162498A1 true JPWO2014162498A1 (ja) 2017-02-16

Family

ID=51657831

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015509751A Active JP5983864B2 (ja) 2013-04-02 2013-04-02 トレンチゲート電極を利用するigbt

Country Status (7)

Country Link
US (1) US9318590B2 (ja)
JP (1) JP5983864B2 (ja)
KR (1) KR101701667B1 (ja)
CN (1) CN105074931B (ja)
BR (1) BR112015024888B1 (ja)
DE (1) DE112013006905B4 (ja)
WO (1) WO2014162498A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016096307A (ja) * 2014-11-17 2016-05-26 トヨタ自動車株式会社 半導体装置
JP6304221B2 (ja) 2015-12-08 2018-04-04 トヨタ自動車株式会社 Igbt
CN107636836B (zh) * 2015-12-11 2020-11-27 富士电机株式会社 半导体装置
WO2017099095A1 (ja) * 2015-12-11 2017-06-15 富士電機株式会社 半導体装置および製造方法
JP6634860B2 (ja) * 2016-02-10 2020-01-22 株式会社デンソー 半導体装置
KR102518586B1 (ko) * 2018-10-05 2023-04-05 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP7390868B2 (ja) 2019-11-18 2023-12-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2021103708A (ja) * 2019-12-24 2021-07-15 株式会社デンソー 絶縁ゲートバイポーラトランジスタ
KR102399959B1 (ko) 2020-07-23 2022-05-19 (주)쎄미하우 절연 게이트 양극성 트랜지스터

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786196B2 (ja) * 1987-07-21 1998-08-13 株式会社デンソー 絶縁ゲート型半導体装置
JP2894820B2 (ja) * 1990-10-25 1999-05-24 株式会社東芝 半導体装置
US5468982A (en) * 1994-06-03 1995-11-21 Siliconix Incorporated Trenched DMOS transistor with channel block at cell trench corners
DE59814430D1 (de) * 1998-12-18 2010-03-25 Infineon Technologies Ag Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
DE10355588B4 (de) * 2003-11-28 2006-06-14 Infineon Technologies Ag MOS-Transistoreinrichtung
EP1760790B1 (en) * 2004-05-12 2019-04-03 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP5261893B2 (ja) 2006-07-18 2013-08-14 富士電機株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ
JP2008288459A (ja) * 2007-05-18 2008-11-27 Toyota Industries Corp 半導体装置
JP5013436B2 (ja) * 2009-06-04 2012-08-29 三菱電機株式会社 電力用半導体装置
JP5365796B2 (ja) 2009-09-01 2013-12-11 株式会社リコー 感熱性粘着材料
DE102011079747A1 (de) * 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
JP5568036B2 (ja) * 2011-03-09 2014-08-06 トヨタ自動車株式会社 Igbt
JP5941448B2 (ja) * 2013-09-11 2016-06-29 株式会社東芝 半導体装置
KR20150051067A (ko) * 2013-11-01 2015-05-11 삼성전기주식회사 전력 반도체 소자 및 그의 제조 방법
JP5998169B2 (ja) * 2014-03-26 2016-09-28 株式会社豊田中央研究所 半導体装置

Also Published As

Publication number Publication date
CN105074931A (zh) 2015-11-18
DE112013006905T5 (de) 2015-12-10
BR112015024888B1 (pt) 2020-10-13
KR20150138317A (ko) 2015-12-09
US9318590B2 (en) 2016-04-19
JP5983864B2 (ja) 2016-09-06
US20160064537A1 (en) 2016-03-03
WO2014162498A1 (ja) 2014-10-09
BR112015024888A2 (pt) 2017-07-18
DE112013006905B4 (de) 2017-09-21
KR101701667B1 (ko) 2017-02-01
CN105074931B (zh) 2017-09-22

Similar Documents

Publication Publication Date Title
JP5983864B2 (ja) トレンチゲート電極を利用するigbt
JP6604430B2 (ja) 半導体装置
JP6022774B2 (ja) 半導体装置
JP5985624B2 (ja) 絶縁ゲート型トランジスタおよびその製造方法
JP6026528B2 (ja) 絶縁ゲート型バイポーラトランジスタ
US8975690B2 (en) Semiconductor device
JP6169966B2 (ja) 半導体装置及び半導体装置の製造方法
JP6226786B2 (ja) 半導体装置およびその製造方法
JP5480084B2 (ja) 半導体装置
JP5136578B2 (ja) 半導体装置
TW201611275A (zh) 半導體裝置
JP7478716B2 (ja) 半導体装置
KR20080095768A (ko) 반도체 장치
JP2019087611A (ja) スイッチング素子とその製造方法
JP2017195224A (ja) スイッチング素子
JP5200373B2 (ja) 半導体装置
JP7010184B2 (ja) 半導体装置
JP5741069B2 (ja) 半導体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP2008177297A (ja) 半導体装置
JP2019096732A (ja) 半導体装置
CN108305893B (zh) 半导体装置
JP2015195307A (ja) 半導体装置
JP2018006648A (ja) 半導体装置
JP7147510B2 (ja) スイッチング素子

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160705

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160718

R151 Written notification of patent or utility model registration

Ref document number: 5983864

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250