WO2017099095A1 - 半導体装置および製造方法 - Google Patents

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内藤　達也
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富士電機株式会社
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    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method.
  • Patent Document 1 Japanese Patent Application Publication No. 2009-26797
  • Patent Document 2 Japanese Patent Application Publication No. 2000-106434
  • Patent Document 3 Japanese Patent Application Publication No. 2008-34794
  • the region where the gate trench and the emitter region are in contact functions as a channel. Therefore, in terms of securing a channel formation region, it is preferable to increase the width of the emitter region.
  • the width of the emitter region is increased, the distance in which holes move in the horizontal direction in the base region immediately below the emitter region at turn-off increases. As a result, a large voltage drop occurs in the base region, and latch-up is likely to occur.
  • a first aspect of the present invention provides a semiconductor device comprising a semiconductor substrate, a plurality of trench portions, an emitter region of a first conductivity type, and a contact region of a second conductivity type.
  • the plurality of trench portions may be provided on the front surface side of the semiconductor substrate, and each may have a portion extending in the extending direction.
  • the emitter region and the contact region may be provided between two adjacent trench portions, and may be alternately exposed on the front surface of the semiconductor substrate in the extension direction of the trench portions.
  • the length of the emitter region at the central position between the two trench portions may be shorter than the length of the emitter region in the portion in contact with the trench portion.
  • at least a part of the boundary of the emitter region may have a curved shape.
  • the length of the emitter region at the center position may be greater than the difference between the depth of the emitter region at the center position and the depth of the contact region.
  • the length of the emitter region at the central position may be greater than 1/3 of the length of the emitter region in the portion in contact with the trench portion.
  • the length of the emitter region at the center position may be greater than half the distance between the two trench portions. At least a part of the contact region may be formed to be gradually shallow as it approaches the trench portion.
  • the contact region may be formed apart from the point where the sidewall of the trench portion and the boundary of the emitter region are in contact on the front surface of the semiconductor substrate.
  • the central portion of the contact region in the extending direction may be formed in contact with the sidewall of the trench portion on the front surface of the semiconductor substrate.
  • the two contact regions provided with one emitter region on the front surface of the semiconductor substrate may be separated also in the semiconductor substrate.
  • the two contact areas provided across one emitter area on the front surface of the semiconductor substrate may be connected on the lower side of the emitter area.
  • the width of the trench may be greater than the distance between the two trenches.
  • the semiconductor device may further include an interlayer insulating film formed on the front surface of the semiconductor substrate, in which a contact hole is formed in a region facing the contact region and a region facing the emitter region.
  • the contact hole may be formed in the region opposite to the central position, and may not be formed in the region in contact with the trench portion.
  • the contact hole may be formed opposite to a region where the length of the emitter region is substantially constant.
  • the width of at least a part of the contact holes formed opposite to the emitter region may be larger than the width of the contact holes formed opposite to the contact region.
  • the semiconductor device may further include a drift region provided below the base region and having a lower impurity concentration than the emitter region, and a storage region provided between the drift region and the base region and having a higher impurity concentration than the drift region.
  • the semiconductor device further includes an emitter electrode formed above the semiconductor substrate, and an interlayer insulating film formed between the semiconductor substrate and the emitter electrode, and the interlayer insulating film has a contact for connecting the emitter electrode to the contact region.
  • a hole may be formed, and in the region in contact with the emitter electrode in the contact region, a plug implantation region higher in concentration than the other portions of the contact region may be formed.
  • a semiconductor substrate and a plurality of trench portions provided on the front surface side of the semiconductor substrate and having portions each extending in the extending direction are provided between two adjacent trench portions.
  • the emitter region may be formed by implanting an impurity of the first conductivity type on the front surface of the semiconductor substrate using an emitter mask having an opening width larger than the distance between the two trench portions.
  • the contact region may be formed by implanting an impurity of the second conductivity type on the front surface of the semiconductor substrate using a contact mask having an opening width smaller than the distance between the two trench portions. A part of the region into which the second conductivity type impurity is implanted may overlap with the region into which the first conductivity type impurity is implanted.
  • the implantation region into which the second conductivity type impurity is implanted may be separated for each contact region.
  • the distance between the respective implantation regions may be greater than the difference between the depth of the emitter region and the depth of the contact region at a central position between the two trench portions.
  • the length of the emitter region at the central position between the two trench portions may be greater than the distance between the trench portion and the implantation region into which the second conductivity type impurity is implanted.
  • FIG. 2 is a plan view showing an example of a semiconductor device 100.
  • FIG. 6 is a view showing an example of the shape of emitter region 12 and contact region 15; It is a figure which shows the aa 'cross section in FIG. It is a figure which shows an example of the bb 'cross section in FIG. It is a figure which shows an example of the cc 'cross section in FIG.
  • FIG. 16 is a diagram showing an example of a method of manufacturing the semiconductor device 100.
  • FIG. 7 is a diagram showing the positional relationship between the emitter mask 110 and the contact mask 120 shown in FIG. 6 and the emitter region 12 and the contact region 15. It is a figure which shows an example of the manufacturing method which concerns on a comparative example.
  • FIG. 3 is a view showing another example of the dd ′ cross section shown in FIG. 2; It is a figure which shows an example of the area
  • FIG. 10 is a view showing another example of the shape of contact hole 54.
  • FIG. 6 is a plan view showing another example of the semiconductor device 100. An example of the aa 'cross section in FIG. 19 is shown.
  • FIG. 20 shows a bb ′ cross section in FIG.
  • FIG. 20 shows a cross section along the line cc 'in FIG.
  • FIG. 1 is a plan view showing an example of a semiconductor device 100.
  • the semiconductor device 100 of this example is a semiconductor chip having a transistor unit 70 including a transistor such as an IGBT (Insulated Gate Bipolar Transistor) and a diode unit 80 including a diode such as a FWD (Free Wheel Diode).
  • IGBT Insulated Gate Bipolar Transistor
  • FWD Free Wheel Diode
  • FIG. 1 shows the active region of the semiconductor substrate in the semiconductor device 100
  • the semiconductor device 100 may have a breakdown voltage structure portion surrounding the active region.
  • the active region indicates a region through which current flows when the semiconductor device 100 is controlled to be in an on state.
  • the breakdown voltage structure relieves the concentration of the electric field on the front surface side of the semiconductor substrate.
  • the pressure-resistant structure has, for example, a guard ring, a field plate, a resurf, and a combination of these.
  • the gate electrode 50, the emitter electrode 52, the gate trench portion 40, the dummy trench portion 30, the emitter trench portion 60, the well region 17, the emitter region 12 and the base region are provided on the front surface side of the chip. 14, contact region 15, polysilicon layer 21, polysilicon layer 25, polysilicon layer 48, contact hole 27, contact hole 28, contact hole 49 and contact hole 54 are provided.
  • Gate trench portion 40, dummy trench portion 30, emitter trench portion 60, well region 17, emitter region 12, base region 14 and contact region 15 are formed inside the front surface side of the semiconductor substrate, and polysilicon layer 21 is formed.
  • the polysilicon layer 25, the polysilicon layer 48, the emitter electrode 52 and the gate electrode 50 are provided above the front surface of the semiconductor substrate.
  • An interlayer insulating film is formed between the emitter electrode 52 and the gate electrode 50 and the front surface of the semiconductor substrate, the polysilicon layer 21, the polysilicon layer 25 and the polysilicon layer 48, but this is omitted in FIG. ing.
  • the contact holes 27, the contact holes 28, the contact holes 49 and the contact holes 54 are formed through the interlayer insulating film.
  • Emitter electrode 52 and gate electrode 50 are formed of a material containing a metal.
  • a material containing a metal For example, at least a partial area of each electrode is formed of aluminum.
  • Each electrode may have a region formed of a material containing tungsten.
  • the one or more gate trench portions 40 and the one or more dummy trench portions 30 are arranged in the region of the transistor portion 70 at predetermined intervals along a predetermined arrangement direction.
  • the dummy trench portion 30 is formed extending in a predetermined extending direction on the front surface of the semiconductor substrate.
  • the dummy trench portion 30 in this example has a linear shape, and is formed extending in a direction perpendicular to the above-described arrangement direction.
  • the gate trench portion 40 has an opposing portion 41 and a projecting portion 43.
  • the facing portion 41 is formed so as to extend in the above-described extending direction in a range facing the dummy trench portion 30. That is, the facing portion 41 is formed in parallel to the dummy trench portion 30.
  • the protruding portion 43 is further extended from the facing portion 41 and is formed in a range not facing the dummy trench portion 30.
  • two opposing portions 41 provided on both sides of the dummy trench portion 30 are connected by one projecting portion 43. At least a portion of the protrusion 43 may have a curvilinear shape.
  • Emitter trench portion 60 is provided in the region of diode portion 80.
  • Emitter trench portion 60 may have the same shape as gate trench portion 40. However, the length in the extension direction of the emitter trench portion 60 may be shorter than that of the gate trench portion 40. The length of the emitter trench portion 60 in this example is the same as that of the dummy trench portion 30.
  • the polysilicon layer 48 is formed to cover a portion of the protrusion 43.
  • the polysilicon layer 48 is connected to the conductive portion formed inside the protrusion 43.
  • the polysilicon layer 48 is formed extending from the protrusion 43 toward the end of the semiconductor substrate.
  • the gate electrode 50 is formed to cover the polysilicon layer 48 on the end side of the semiconductor substrate. Gate electrode 50 and polysilicon layer 48 are connected via contact hole 49.
  • Emitter electrode 52 is formed above gate trench portion 40, dummy trench portion 30, emitter trench portion 60, well region 17, emitter region 12, base region 14 and contact region 15. Emitter electrode 52 is formed separately from gate electrode 50.
  • the well region 17 is formed in a predetermined range from the end of the semiconductor substrate on the side where the gate electrode 50 is provided. A portion of the dummy trench portion 30, the emitter trench portion 60 and the facing portion 41 on the gate electrode 50 side is formed in the well region 17. The protrusion 43 may be entirely formed in the well region 17.
  • the semiconductor substrate has a first conductivity type, and the well region 17 has a second conductivity type different from the semiconductor substrate.
  • the semiconductor substrate of this example is N ⁇ type, and the well region 17 is P + type.
  • the first conductivity type is described as N-type
  • the second conductivity type is described as P-type.
  • the first and second conductivity types may be opposite conductivity types.
  • a base region 14 is formed in a region sandwiched by the respective trench portions.
  • Base region 14 is a second conductivity type having a lower impurity concentration than well region 17.
  • the base region 14 in this example is P-type.
  • a contact region 15 of the second conductivity type having a higher impurity concentration than that of the base region 14 is formed on the front surface of the base region 14.
  • the contact region 15 in this example is P + type.
  • the emitter region 12 of the first conductivity type having the impurity concentration higher than that of the semiconductor substrate is selectively formed in part of the front surface of the contact region 15.
  • the emitter region 12 in this example is N + type.
  • Each of contact region 15 and emitter region 12 is formed from one adjacent trench portion to the other trench portion.
  • the one or more contact regions 15 and the one or more emitter regions 12 of the transistor portion 70 are formed so as to be alternately exposed along the extending direction of the trench portion in the region sandwiched by the respective trench portions.
  • the contact hole 54 is formed above each of the contact region 15 and the emitter region 12.
  • the contact hole 54 in this example is formed along the extending direction of the trench portion at a central position between two adjacent trench portions.
  • the width of contact hole 54 is smaller than the distance between two adjacent trench portions.
  • the contact hole 54 is formed away from the gate trench portion 40.
  • the contact hole 54 is not formed in the region corresponding to the base region 14 and the well region 17.
  • Emitter electrode 52 is connected to emitter region 12 and contact region 15 via contact hole 54.
  • Polysilicon layer 21 is formed on a partial region of dummy trench portion 30.
  • the polysilicon layer 21 of this example is provided on the end of the dummy trench portion 30 formed in the well region 17.
  • Polysilicon layer 21 is connected to a conductive portion formed inside dummy trench portion 30.
  • the polysilicon layer 21 is connected to the emitter electrode 52 through the contact hole 28.
  • Polysilicon layer 25 is formed on a partial region of emitter trench portion 60.
  • the polysilicon layer 25 of this example is provided on the end of the emitter trench portion 60 formed in the well region 17.
  • Polysilicon layer 25 is connected to a conductive portion formed inside emitter trench portion 60.
  • the polysilicon layer 25 is connected to the emitter electrode 52 through the contact hole 27.
  • FIG. 2 is a view showing an example of the shapes of the emitter region 12 and the contact region 15.
  • a distance (mesa width) of two trench portions on the front surface of the semiconductor substrate is W1.
  • the length L1 of the emitter region 12 at the central position between the two trench portions is shorter than the length L2 of the emitter region 12 in the portion in contact with the trench portion.
  • the central position between the two trench portions refers to a position spaced apart W1 / 2 from the end of each trench portion.
  • the region in which the channel is formed can be enlarged. Further, by shortening the length L1 of the emitter region 12 at the central position, the holes flowing from the back surface side of the semiconductor substrate are higher resistance base regions than the contact region 15 on the front surface side of the semiconductor substrate. The distance to move 14 can be reduced. As a result, latch-up can be suppressed.
  • the boundary 90 of the emitter region 12 is curvilinear.
  • the boundary 90 indicates the boundary between the emitter region 12 and the other region, and in this example is the boundary between the emitter region 12 and the contact region 15.
  • the boundary 90 of the emitter region 12 may be generally curvilinear.
  • the boundary 90 of the emitter region 12 may have a curved shape for half or more of the total length. The boundary 90 of the emitter region 12 contacts the sidewall of the trench portion at the contact 94 on the front surface of the semiconductor substrate.
  • the boundary 90 of the emitter region 12 has a convex curve shape inside the emitter region 12.
  • the boundary 90 of the emitter region 12 in the present example has a symmetrical shape with respect to a straight line passing through a central position between two adjacent trench portions.
  • the surface when the surface is observed by, for example, Scanning Capacitance Microscopy (SCM), the surface may be slightly asymmetrical depending on the installation angle of the sample or the like.
  • the boundary 90 of the emitter region 12 is sufficient if all the emitter regions in the observation view are uniformly inclined at 60 ° or more and 120 ° or less with respect to a straight line passing through the central position between two adjacent trench portions. May have a symmetrical shape with respect to a straight line passing through a central position between two adjacent trench portions.
  • the boundary 90 of the emitter region 12 having a curved shape as described above, it is possible to prevent holes flowing at turn-off from being concentrated at a specific location at the boundary 90 of the emitter region 12. Further, while providing differences in the lengths L1 and L2 of the emitter region 12, even if the position of the contact hole 54 varies, the variation of the area of the emitter region 12 exposed by the contact hole 54 can be reduced. it can.
  • the emitter region 12 can be formed by implanting and diffusing a P-type impurity at the center position of the two trench portions as described later. For this reason, it is not necessary to use a mask having a complicated shape for the P-type impurity implantation, and the formation is easy.
  • FIG. 3 is a view showing a cross section aa ′ in FIG.
  • the aa ′ cross section is a plane which is perpendicular to the extending direction of the trench portion and which passes through the center of the emitter region 12 in the extending direction.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the emitter electrode 52, and the collector electrode 24 in the cross section. Emitter electrode 52 is formed on the front surface of semiconductor substrate 10.
  • An interlayer insulating film 26 is formed between the emitter electrode 52 and the semiconductor substrate 10.
  • Emitter electrode 52 is connected to emitter region 12 through a contact hole 54 provided in interlayer insulating film 26.
  • Emitter electrode 52 is electrically connected to emitter terminal 53.
  • the collector electrode 24 is formed on the back surface of the semiconductor substrate 10.
  • the collector electrode 24 is electrically connected to the collector terminal.
  • Emitter electrode 52 and collector electrode 24 are formed of a conductive material such as metal.
  • the surface on the emitter electrode 52 side of each member such as a substrate, layer, region, etc. is referred to as the surface, and the surface on the collector electrode 24 side is referred to as the back surface or the bottom.
  • a direction connecting the emitter electrode 52 and the collector electrode 24 is referred to as a depth direction.
  • the semiconductor substrate 10 may be a silicon substrate, and may be a silicon carbide substrate, a nitride semiconductor substrate, or the like.
  • a P-type base region 14 is formed on the front surface side of the semiconductor substrate 10. Further, the N + -type emitter region 12 is selectively formed in a partial region on the front surface side of the base region 14.
  • the semiconductor substrate 10 further includes an N ⁇ type drift region 18, an N ⁇ type buffer region 20, a P + type collector region 22, and an N + type cathode region 82.
  • a P + -type storage region having a higher impurity concentration than drift region 18 may be formed on the back surface side of base region 14. Storage regions are formed between adjacent trenches. By providing the storage region, the IE effect can be enhanced and the on-voltage can be reduced.
  • the drift region 18 is formed on the back side of the base region 14.
  • the buffer region 20 is formed on the back surface side of the drift region 18.
  • the impurity concentration of the buffer region 20 is higher than the impurity concentration of the drift region 18.
  • Buffer region 20 may function as a field stop layer that prevents a depletion layer extending from the back surface side of base region 14 from reaching collector region 22 and cathode region 82.
  • the collector region 22 is formed on the back surface side of the buffer region 20 in the region of the transistor section 70.
  • the cathode region 82 is formed on the back surface side of the buffer region 20 in the region of the diode section 80. Further, a collector electrode 24 is provided on the back surface of the collector region 22 and the cathode region 82.
  • One or more gate trench portions 40, one or more dummy trench portions 30, and one or more emitter trench portions 60 are formed on the front surface side of the semiconductor substrate 10. Each trench portion penetrates base region 14 from the front surface of semiconductor substrate 10 to reach drift region 18.
  • the gate trench portion 40 and the dummy trench portion 30 penetrate the emitter region 12 and the base region 14 from the front surface of the semiconductor substrate 10 to reach the drift region 18.
  • the emitter trench portion 60 penetrates the base region 14 from the front surface of the semiconductor substrate 10 to reach the drift region 18.
  • the gate trench portion 40 has a gate trench, an insulating film 42 and a gate conductive portion 44 formed on the front surface side of the semiconductor substrate 10.
  • the insulating film 42 is formed to cover the inner wall of the gate trench.
  • the insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is formed inside the insulating film 42 inside the gate trench. That is, the insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • Gate conductive portion 44 includes a region facing at least adjacent base region 14. Each gate conductive portion 44 is electrically connected to the gate terminal 51. In this example, as shown in FIG. 1, the gate conductive portion 44 is electrically connected to the polysilicon layer 48 in the projecting portion 43. Also, the polysilicon layer 48 is connected to the gate electrode 50, and the gate electrode 50 is electrically connected to the gate terminal 51. When a predetermined voltage is applied to gate conductive portion 44 via gate terminal 51, a channel is formed in the surface layer of the interface in contact with gate trench portion 40 in base region 14.
  • the dummy trench portion 30 has a dummy trench formed on the front surface side of the semiconductor substrate 10, an insulating film 32 and a dummy conductive portion 34.
  • the insulating film 32 is formed to cover the inner wall of the dummy trench.
  • the insulating film 32 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the dummy trench.
  • the dummy conductive portion 34 is formed inside the insulating film 32 inside the dummy trench. That is, the insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10.
  • the dummy conductive portion 34 is formed of a conductive material such as polysilicon. According to the semiconductor device 100 of the present example, by providing the dummy trench portion 30, it is possible to enhance the carrier injection promotion effect (IE effect) to the drift region and reduce the on voltage.
  • IE effect carrier injection promotion effect
  • the gate trench portions 40 and the dummy trench portions 30 are alternately arranged in a predetermined arrangement direction as shown in FIG. Also, the trench portions may be arranged at regular intervals. However, the arrangement of each trench is not limited to the above example. A plurality of gate trench portions 40 may be disposed between the two dummy trench portions 30. Also, the number of gate trench portions 40 provided between the respective dummy trench portions 30 may not be constant. The lengths in the depth direction of the dummy trench portion 30 and the gate trench portion 40 may be the same.
  • the diode unit 80 is provided in a region adjacent to the transistor unit 70.
  • the diode unit 80 has a base region 14, a drift region 18 and a buffer region 20 in the same layer as the transistor unit 70.
  • a cathode region 82 is provided on the back surface side of the buffer region 20 of the diode unit 80.
  • the diode unit 80 has one or more emitter trench units 60. Further, the emitter region 12 is not formed in the diode section 80.
  • Emitter trench portion 60 penetrates base region 14 from the front surface side of base region 14 to reach drift region 18.
  • Each of the emitter trench portions 60 has an insulating film 62 and an emitter conductive portion 64, like the dummy trench portion 30.
  • Emitter trench portion 60 may have the same structure as dummy trench portion 30.
  • the distance between the trench portions in the transistor portion 70 in this example and the distance between the emitter trench portions 60 in the diode portion 80 are the same. As shown in FIG. 3, when the gate trench portions 40 and the dummy trench portions 30 are alternately arranged in the transistor portion 70, the distance between the gate trench portions 40 and the dummy trench portions 30 and the emitter trench portions 60 The intervals may be the same.
  • FIG. 4 is a view showing an example of the bb ′ cross section in FIG.
  • the bb ′ cross section is a plane which is perpendicular to the front surface of the semiconductor substrate and parallel to the extending direction of the trench and which passes between the contact hole 54 and the trench.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the interlayer insulating film 26, the polysilicon layer 21, the polysilicon layer 48, the emitter electrode 52, and the collector electrode 24 in the cross section.
  • Interlayer insulating film 26 is formed between gate electrode 50 and emitter electrode 52, and polysilicon layer 21, polysilicon layer 48 and semiconductor substrate 10.
  • Contact holes 49 are formed in the interlayer insulating film 26.
  • an insulating film having a thickness similar to that of the insulating film 42 is formed between the polysilicon layer 21 and the semiconductor substrate 10. Similarly, between the polysilicon layer 48 and the semiconductor substrate 10, an insulating film having a thickness similar to that of the insulating film 42 is formed.
  • the contact hole 49 exposes a part of the polysilicon layer 48 on the front surface of the semiconductor substrate 10. Gate electrode 50 passes through contact hole 49 to be in contact with polysilicon layer 48.
  • Contact regions 15 and emitter regions 12 are alternately formed in the base region 14.
  • the contact region 15 may be formed deeper than the emitter region 12 or may be formed shallower.
  • FIG. 5 is a view showing an example of a cross section along line cc 'in FIG.
  • the cc ′ cross section is a plane perpendicular to the extending direction of the trench portion and passing through the central portion of the contact region 15 in the extending direction.
  • contact region 15 is formed on the front surface of semiconductor substrate 10 to a position in contact with the sidewall of the trench portion.
  • the contact region 15 in the cross section is formed so as to be gradually shallow as at least a part of the region approaches the gate trench portion 40 or the dummy trench portion 30.
  • the contact region 15 may be formed to be gradually shallower as it approaches the gate trench portion 40 or the dummy trench portion 30.
  • Contact region 15 may be formed with a substantially constant depth near the center position between the trench portions.
  • the depth of the contact region 15 shallower as it approaches the trench portion, it is possible to suppress that the region where the emitter region 12 is to be formed becomes P-type in the region in contact with the trench portion.
  • the region in which the channel is formed is narrowed, which can suppress an increase in threshold voltage.
  • FIG. 6 is a diagram showing an example of a method of manufacturing the semiconductor device 100. As shown in FIG. First, on the front surface side of the semiconductor substrate 10, the gate trench portion 40, the dummy trench portion 30, the emitter trench portion 60, the base region 14 and the well region 17 are formed.
  • N-type impurities and P-type impurities are implanted into the front surface of the semiconductor substrate 10 using the emitter mask 110 and the contact mask 120.
  • the open regions of the emitter mask 110 and the contact mask 120 are shown surrounded by dotted lines.
  • the mask for the diode unit 80 is omitted.
  • the width of the opening of the emitter mask 110 is larger than the distance between the two trench portions.
  • the openings of the emitter mask 110 are formed to extend from each trench to an adjacent trench in the arrangement direction of the trenches.
  • the opening of the emitter mask 110 in this example is formed in a strip shape intersecting a plurality of trench portions in the arrangement direction of the trench portions.
  • the openings of the emitter mask 110 are formed in a plurality of parallel strips corresponding to the area where the emitter area 12 is to be formed.
  • the openings of the contact mask 120 are formed between two adjacent trench portions so as not to be in contact with the respective trench portions.
  • the opening of the contact mask 120 in this example is formed in a strip shape that is narrower than the distance between the two trench portions and extends in a direction parallel to the trench portions.
  • the width of the contact mask 120 may be equal to or less than a half of the distance W1 between the two trench portions shown in FIG.
  • the openings of the contact mask 120 are arranged at the center between the two trench portions so that the distances from the trench portions on both sides are equal.
  • the openings of the contact mask 120 in this example are provided separately in the extending direction of the trench portion for each of the regions where the contact regions 15 are to be formed. That is, they are provided between the respective openings of the emitter mask 110. However, a portion of the opening of the contact mask 120 overlaps with the opening of the emitter mask 110. That is, the region into which the P-type impurity is implanted and the region into which the N-type impurity is implanted overlap. In this example, both ends of each opening of the contact mask 120 overlap the opening of the emitter mask 110.
  • FIG. 7 is a diagram showing the positional relationship between the emitter mask 110 and the contact mask 120 shown in FIG. 6 and the emitter region 12 and the contact region 15.
  • the impurities are activated and diffused by heat treatment or the like. Either N-type impurity or P-type impurity may be introduced first.
  • the formation of the contact region 15 in the diode unit 80 is omitted. That is, by reducing the total amount of P-type impurities in the diode unit 80 compared to the transistor unit 70, the injection efficiency of minority carriers (holes) may be reduced. This can prevent an increase in reverse recovery peak current during reverse recovery operation of the diode unit 80.
  • the contact region 15 may be formed in the diode section 80 as well. In this case, the contact region 15 in the diode unit 80 may be formed simultaneously with the contact region 15 in the transistor unit 70.
  • the length L1 of the emitter region 12 can be shortened.
  • the P-type impurity also diffuses into the portion to be N-type in the region adjacent to the trench portion, and the length L2 of the emitter region 12 can be secured. It will be difficult.
  • the length of the portion where the openings of the emitter mask 110 and the contact mask 120 overlap in the extension direction of the trench portion is 1/3 or less of the length of the emitter mask 110.
  • the length of the portion where the openings overlap may be equal to or less than 1 ⁇ 4 of the length of the emitter mask 110.
  • the length (L1 shown in FIG. 2) of the emitter region 12 at the central position between the two trench portions is greater than 1/3 of the length (L2) of the emitter region 12 in the portion in contact with the trench portions. Is preferred. L1 may be larger than half of L2.
  • the length L1 of the emitter region 12 may be larger than half of the distance W1 between the two trench portions. In addition, the length L1 of the emitter region 12 may be larger than the shortest distance between the trench portion and the opening of the contact mask 120.
  • FIG. 8 is a diagram showing an example of a manufacturing method according to a comparative example.
  • the shape of the opening of the emitter mask 110 in this example is the same as the example shown in FIG.
  • the shape of the opening of the contact mask 120 of this example is a band shape extending in the arrangement direction of the trench portions.
  • the boundary between the emitter region and the contact region is not curved but straight. Therefore, latch-up can not be suppressed while securing a region in which a carrier is formed. Also, the opening position of the emitter mask 110 and the opening position of the contact mask 120 do not overlap. For this reason, when the mask position varies, the emitter region and the contact region may be separated.
  • FIG. 9 is a cross-sectional view showing emitter region 12 and contact region 15 formed using the mask shown in FIG.
  • FIG. 9 shows a cross section along the extending direction of the trench portion. Emitter regions 12 and contact regions 15 are alternately formed along the extension direction of the trench portion.
  • a gap 130 may be formed between the emitter region 12 and the contact region 15.
  • emitter region 12 and contact region 15 are divided by base region 14 on the surface of semiconductor substrate 10.
  • FIG. 10A is a cross-sectional view taken along the line dd 'shown in FIG.
  • the dd ′ cross section is a plane perpendicular to the extending direction of the trench portion at a central position between the two trench portions.
  • the emitter region 12 and the contact region 15 are formed using the emitter mask 110 and the contact mask 120 shown in FIG. As described above, even if the opening positions of the emitter mask 110 and the contact mask 120 vary, the opening positions of the emitter mask 110 and the contact mask 120 partially overlap, and therefore, between the emitter region 12 and the contact region 15 Formation of the gap 130 can be suppressed. Therefore, latch-up can be suppressed.
  • the depth D 2 of the contact region 15 at the central position is deeper than the depth D 1 of the emitter region 12.
  • the difference ⁇ D between D1 and D2 is 0.2 ⁇ m or less.
  • the length L1 of the emitter region 12 at a central position between the two trench portions may be larger than ⁇ D.
  • the length L1 of the emitter region 12 By setting the length L1 of the emitter region 12 to a predetermined length or more, it is possible to prevent the diffusion of the P-type impurity also to the portion to be N-type in the region adjacent to the trench portion.
  • the length L2 can be secured. Further, the distance between the openings of the contact mask 120 shown in FIG. 6, that is, the distance between the implantation regions into which the P-type impurity is implanted may be larger than ⁇ D.
  • the two contact regions 15 provided on both sides of the emitter region 12 on the front surface of the semiconductor substrate 10 are also separated in the semiconductor substrate 10. That is, the contact region 15 is not formed below the emitter region 12. With such a structure, diffusion of P-type impurities in the contact region 15 can be suppressed in the region where the emitter region 12 contacts the trench, and a region in which a channel is formed can be secured.
  • FIG. 10B is a concentration distribution of trench sidewalls at the center of ff ′ of FIG.
  • the center of ff ′ is the center of the longitudinal direction of the trench in the region where the emitter region 12 is in contact with the gate trench portion 40.
  • the gate threshold depends on the peak concentration C 0 in the base region among the concentrations of net doping on the trench sidewalls. As an example, the peak concentration C 0 is in the order of 1 ⁇ 10 16 / cm 3 .
  • the P-type impurity of the contact region 15 which is, for example, on the order of 1 ⁇ 10 19 / cm 3 reaches this region even at a small rate, the peak concentration C 0 increases, and the gate threshold increases.
  • the length L1 of the emitter region 12 larger than ⁇ D as in the present embodiment, in the emitter region of the trench sidewall, in the region of ff ′ which is the same as the center length of the mesa region. Since the P-type impurity can be reliably stopped to reach, the threshold can be stabilized. In the known prior art this effect can not easily be envisaged.
  • FIG. 11 is a view showing an example of a cross section along line e-e 'in FIG.
  • the e-e 'cross section is a surface perpendicular to the extending direction of the trench portion, and a surface passing through the contact region 15 in the vicinity of the contact 94 shown in FIG.
  • contact region 15 is formed apart from a contact 94 (see FIG. 2) where the sidewall of the trench portion and boundary 90 of emitter region 12 are in contact on the front surface of semiconductor substrate 10. .
  • a gap 92 is formed between the contact region 15 and the trench portion.
  • the base region 14 is exposed to the front surface of the semiconductor substrate 10.
  • contact region 15 is formed to a position in contact with the trench portion.
  • the end of the contact region 15 in contact with the trench portion is in contact with the base region exposed to the front surface of the semiconductor substrate 10 in the gap 92. That is, in the region in contact with the trench portion, base region 14 is exposed on the front surface of semiconductor substrate 10 between the end of contact region 15 and the end of emitter region 12.
  • the length L 2 of the emitter region 12 can be approximately the same as the length of the opening of the emitter mask 110.
  • the range of the contact region 15 refers to a region where the impurity concentration is higher than the maximum value of the impurity concentration of the base region 14.
  • the maximum value of the impurity concentration of the base region 14 may use the maximum value of the impurities of the base region 14 in which the contact region 15 and the emitter region 12 are not formed. For example, as shown in FIG. 1, in the region where the base region 14 is exposed on the front surface of the semiconductor substrate, the distribution of P-type impurity concentration is acquired until the drift region 18 is reached in the depth direction.
  • the maximum value of the impurity concentration of the base region 14 may be the maximum value of the base region 14. Also, the maximum value of the P-type impurity concentration in the base region 14 formed below the emitter region 12 may be used.
  • the maximum value of the impurity concentration of the contact region 15 is 10 times or more or 100 times or more larger than the maximum value of the impurity concentration of the base region 14. Therefore, when the impurities in the contact region 15 reach the vicinity of the contact 94, the influence on the length L2 of the emitter region 12 is large. According to this embodiment, since the contact region 15 is not formed up to the contact 94, the length L2 of the emitter region 12 can be secured.
  • the contact region 15 may be formed to the side wall of the trench even in the ee 'cross section.
  • the contact region 15 in the region in contact with the sidewall of the trench portion is preferably formed shallower than the emitter region 12 in the region in contact with the sidewall of the trench portion.
  • FIG. 12 is a view showing another example of the dd ′ cross section shown in FIG.
  • two contact regions 15 provided on both sides of the emitter region 12 on the front surface of the semiconductor substrate 10 are connected to the lower side of the emitter region 12.
  • the contact region 15 of high concentration is formed below the emitter region 12, so that the resistance of the region through which holes pass at turn-off is reduced to suppress latch-up. Can.
  • FIG. 13 is a view showing an example of a region sandwiched by the trench portion.
  • the width of each of the gate trench portion 40 and the dummy trench portion 30 is W2. Further, the distance between the two trench portions is W1. W2 may be larger than W1.
  • the width W2 of the trench portion may be larger than the distance W1 of the trench portion.
  • the width W2 of the trench portion is larger than 1 ⁇ m, and the distance W1 of the trench portion is 1 ⁇ m or less.
  • a mask opening corresponding to the step shape must be used.
  • the boundary shape of the emitter region 12 is adjusted by diffusing the P-type impurity implanted in the middle of the two trench portions. Therefore, even when the width W2 of the trench portion is larger than the distance W1 of the trench portion, the opening shape of the mask is not complicated and can be easily miniaturized.
  • FIG. 14 shows an example of the emitter region 12 and the contact hole 54.
  • the contact hole 54 is formed in a region facing the contact region 15 and a region facing the emitter region 12 in the interlayer insulating film 26 formed on the front surface of the semiconductor substrate 10.
  • the contact hole 54 may be formed continuously to a region facing the emitter region 12 and a region facing the contact region 15.
  • the contact hole 54 is formed in a region opposed to the central position between the two trench portions. That is, the contact hole 54 is formed in the portion of the emitter region 12 that has the shortest length in the extending direction of the trench portion. Further, the contact hole 54 is not formed in the region in contact with the trench portion. That is, the contact hole 54 is not formed in the portion of the emitter region 12 which has the longest length in the extending direction of the trench portion.
  • Emitter region 12 also has a region 96 having a substantially constant length.
  • the region 96 indicates a region of the emitter region 12 whose length is equal to or less than 1.1 ⁇ L1.
  • L 1 refers to the shortest length of the emitter region 12.
  • FIG. 15 shows another example of the shape of contact hole 54.
  • the width of at least a portion of the portion formed facing the emitter region 12 is larger than the width of the portion formed facing the contact region 15.
  • the width of the contact hole 54 in the portion facing the emitter region 12 is twice or more the width of the portion formed facing the contact region 15.
  • the area of the emitter region 12 connected to the emitter electrode 52 can be increased.
  • the proportion of the mesa portion in the front surface of the semiconductor substrate 10 becomes smaller than the proportion of the trench portion.
  • the area of contact between the semiconductor substrate 10 and the emitter electrode 52 is reduced, and the heat dissipation efficiency is reduced.
  • latch-up is likely to occur.
  • the semiconductor device 100 of the present example the area of the semiconductor substrate 10 in contact with the emitter electrode 52 can be increased, so that the heat dissipation efficiency can be improved and latchup can be suppressed.
  • FIG. 16 is a view showing another example of the opening shape of the contact mask 120. As shown in FIG. In the example shown in FIG. 6, the opening of the contact mask 120 is provided separately for each area where the contact region 15 is to be formed, but the opening of the contact mask 120 of this example forms the contact region 15. It is provided continuously over a plurality of areas.
  • the emitter region 12 having the shape described in FIGS. 1 to 15 can be formed. Further, the contact region 15 of the form shown in FIG. 12 in which the latch-up suppressing effect is enhanced can be easily formed.
  • FIG. 17 is a view showing another example of the opening shape of the contact mask 120.
  • the opening of the contact mask 120 in the present example has a first region 122 and a second region 124.
  • the shape of the second region 124 is the same as the opening of the contact mask 120 shown in FIG.
  • the first region 122 is formed opposite to the region where the contact region 15 is to be formed and across the two adjacent trench portions.
  • the first region 122 of this example is formed continuously across the plurality of trench portions.
  • Such a shape of the contact mask 120 can easily form the contact region 15 in contact with the two trench portions in the central portion of the contact region 15.
  • the second region 124 is continuously formed, the contact region 15 of the form shown in FIG. 12 in which the effect of suppressing the latch-up can be easily formed.
  • FIG. 18 is a view showing another example of the opening shape of the contact mask 120.
  • the opening of the contact mask 120 in the present example has a first region 122 and a second region 124.
  • the shape of the second region 124 is the same as the shape of the opening of the contact mask 120 shown in FIG.
  • the shape of the first region 122 is the same as the shape of the first region 122 shown in FIG.
  • the contact region 15 in contact with the two trench portions can be easily formed in the central portion of the contact region 15.
  • the second region 124 is formed separately for each contact region 15, the contact region 15 of the form shown in FIG. 10A can be easily formed.
  • FIG. 19 is a plan view showing another example of the semiconductor device 100.
  • FIG. FIG. 20 shows an example of the aa ′ cross section in FIG.
  • FIG. 21 shows a bb ′ cross section in FIG.
  • FIG. 22 shows a cross section along line cc 'in FIG.
  • the semiconductor device 100 of this example further includes a storage region 16 in addition to the configuration of the semiconductor device 100 of each form described in FIGS. 1 to 18.
  • the accumulation region 16 is an N + -type region having a higher impurity concentration than the drift region 18.
  • the storage region 16 can be applied to the semiconductor device 100 of each form shown in FIG. 7, FIG. 16, FIG. 17, and FIG.
  • the storage region 16 of this example is formed between the base region 14 and the drift region 18 in the transistor section 70.
  • the storage region 16 By providing the storage region 16, holes can be easily stored, and the degree of conductivity modulation can be improved.
  • the range in which the accumulation area 16 is formed is indicated by hatching area of oblique lines.
  • the storage region 16 may not be formed in a region overlapping with the dummy trench portion 30 or the gate trench portion 40.
  • the storage region 16 of this example is formed in a portion of the base region 14 in the transistor section 70 where the emitter region 12 or the contact region 15 is formed above. As shown in FIGS. 19 and 20, storage region 16 may be partially formed below contact region 15 closest to well region 17.
  • a P-type impurity such as BF 2 may be implanted into the upper surface of the contact region 15 of the transistor unit 70.
  • the impurity is implanted through the contact hole 54.
  • heat treatment is preferably performed.
  • the conditions of the heat treatment are, for example, about 10 seconds at 850 ° C.
  • a P-type impurity such as BF 2 may be implanted into the upper surface of the base region 14 of the diode unit 80.
  • the impurity is implanted through the contact hole 54.
  • heat treatment is preferably performed. The conditions of the heat treatment are, for example, about 10 seconds at 850 ° C.
  • a high concentration plug implantation region is formed by the region in contact with the emitter electrode 52 in the base region 14 of the diode unit 80, and the contact resistance between the semiconductor substrate 10 and the emitter electrode 52 in the diode unit 80 is lowered.
  • Emitter electrode 52 may include barrier metal at a contact portion with semiconductor substrate 10.
  • the barrier metal includes, for example, titanium or the like.
  • the implantation of impurities into the transistor portion 70 and the diode portion 80 and the heat treatment may be performed in the same step.
  • the process may be performed after the formation of the contact region 15 and the heat treatment process.

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Abstract

チャネル形成領域の確保と、ラッチアップ抑制を両立させる。半導体基板と、半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、隣接する２つのトレンチ部の間に設けられ、延伸方向において交互に半導体基板のおもて面に露出する第１導電型のエミッタ領域および第２導電型のコンタクト領域とを備え、半導体基板のおもて面において、２つのトレンチ部の間の中央位置におけるエミッタ領域の長さは、トレンチ部に接する部分におけるエミッタ領域の長さよりも短く、半導体基板のおもて面において、エミッタ領域の境界の少なくとも一部が曲線形状である半導体装置を提供する。

Description

半導体装置および製造方法
　本発明は、半導体装置および製造方法に関する。
　従来、半導体基板のおもて面において、２つのゲートトレンチの間にＮ＋型のエミッタ領域と、Ｐ＋型のコンタクト領域とが交互に形成された半導体装置が知られている（例えば、特許文献１参照）。
　関連する先行技術文献として下記の文献がある。
　特許文献１　特開２００９－２６７９７号公報
　特許文献２　特開２０００－１０６４３４号公報
　特許文献３　特開２００８－３４７９４号公報
　ゲートトレンチとエミッタ領域とが接触する領域がチャネルとして機能する。このため、チャネル形成領域を確保する観点では、エミッタ領域の幅を増大させることが好ましい。一方で、エミッタ領域の幅を増大させると、ターンオフ時にエミッタ領域の直下のベース領域を正孔が水平方向に移動する距離が増大する。このため、ベース領域において大きな電圧降下が生じて、ラッチアップが生じやすくなる。
一般的開示
　本発明の第１の態様においては、半導体基板と、複数のトレンチ部と、第１導電型のエミッタ領域と、第２導電型のコンタクト領域とを備える半導体装置を提供する。複数のトレンチ部は、半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有してよい。エミッタ領域およびコンタクト領域は、隣接する２つのトレンチ部の間に設けられ、トレンチ部の延伸方向において交互に半導体基板のおもて面に露出してよい。半導体基板のおもて面において、２つのトレンチ部の間の中央位置におけるエミッタ領域の長さは、トレンチ部に接する部分におけるエミッタ領域の長さよりも短くてよい。半導体基板のおもて面において、エミッタ領域の境界の少なくとも一部が曲線形状であってよい。
　中央位置におけるエミッタ領域の長さは、中央位置におけるエミッタ領域の深さと、コンタクト領域の深さとの差よりも大きくてよい。中央位置におけるエミッタ領域の長さは、トレンチ部に接する部分のエミッタ領域の長さの１／３より大きくてよい。
　中央位置におけるエミッタ領域の長さは、２つのトレンチ部の距離の半分よりも大きくてよい。コンタクト領域の少なくとも一部の領域が、トレンチ部に近づくほど徐々に浅く形成されていてよい。
　コンタクト領域は、半導体基板のおもて面において、トレンチ部の側壁とエミッタ領域の境界とが接する点とは離れて形成されてよい。延伸方向におけるコンタクト領域の中央部分は、半導体基板のおもて面においてトレンチ部の側壁と接して形成されてよい。
　半導体基板のおもて面において１つのエミッタ領域を挟んで設けた２つのコンタクト領域は、半導体基板の内部においても分離していてよい。半導体基板のおもて面において１つのエミッタ領域を挟んで設けた２つのコンタクト領域は、エミッタ領域の下側で接続されていてもよい。
　トレンチ部の幅は、２つのトレンチ部の距離よりも大きくてよい。半導体装置は、半導体基板のおもて面に形成され、コンタクト領域に対向する領域とエミッタ領域に対向する領域とにコンタクトホールが形成された層間絶縁膜を更に備えてよい。コンタクトホールは、中央位置に対向する領域に形成され、且つ、トレンチ部と接する領域には形成されなくてよい。
　コンタクトホールは、エミッタ領域の長さが略一定となる領域に対向して形成されてよい。エミッタ領域に対向して形成されたコンタクトホールのうち、少なくとも一部の領域の幅は、コンタクト領域に対向して形成されたコンタクトホールの幅よりも大きくてよい。ベース領域の下方に設けられ、エミッタ領域よりも不純物濃度の低いドリフト領域と、ドリフト領域とベース領域との間に設けられ、ドリフト領域よりも不純物濃度の高い蓄積領域とを更に備えてよい。半導体基板の上方に形成されたエミッタ電極と、半導体基板と前記エミッタ電極との間に形成された層間絶縁膜とを更に備え、層間絶縁膜には、エミッタ電極をコンタクト領域に接続するためのコンタクトホールが形成され、コンタクト領域においてエミッタ電極と接する領域には、コンタクト領域の他の部分よりも高濃度のプラグインプラ領域が形成されていてもよい。
　本発明の第２の形態においては、半導体基板と、半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、隣接する２つのトレンチ部の間に設けられ、延伸方向において交互に半導体基板のおもて面に露出する第１導電型のエミッタ領域および第２導電型のコンタクト領域とを備える半導体装置を製造する製造方法を提供する。製造方法においては、エミッタ領域を、２つのトレンチ部の間隔よりも開口幅の大きいエミッタマスクを用いて、半導体基板のおもて面に第１導電型の不純物を注入して形成してよい。また、コンタクト領域を、２つのトレンチ部の間隔よりも開口幅の小さいコンタクトマスクを用いて、半導体基板のおもて面に第２導電型の不純物を注入して形成してよい。第２導電型の不純物を注入する領域の一部が、第１導電型の不純物を注入する領域と重複していてよい。
　第２導電型の不純物を注入する注入領域は、それぞれのコンタクト領域毎に分離していてよい。それぞれの注入領域の間隔は、２つのトレンチ部の間の中央位置におけるエミッタ領域の深さとコンタクト領域の深さとの差よりも大きくてよい。
　２つのトレンチ部の間の中央位置におけるエミッタ領域の長さは、トレンチ部と、第２導電型の不純物を注入する注入領域との距離よりも大きくてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の一例を示す平面図である。 エミッタ領域１２およびコンタクト領域１５の形状例を示す図である。 図１におけるａ－ａ'断面を示す図である。 図１におけるｂ－ｂ'断面の一例を示す図である。 図１におけるｃ－ｃ'断面の一例を示す図である。 半導体装置１００の製造方法の一例を示す図である。 図６に示したエミッタマスク１１０およびコンタクトマスク１２０と、エミッタ領域１２およびコンタクト領域１５との位置関係を示す図である。 比較例に係る製造方法の一例を示す図である。 図８に示したマスクを用いて形成したエミッタ領域１２およびコンタクト領域１５を示す断面図である。 図２に示したｄ－ｄ'断面を示す図である。 図２のｆ－ｆ'の中心におけるトレンチ側壁の濃度分布である。 図２におけるｅ－ｅ'断面の一例を示す図である。 図２に示したｄ－ｄ'断面の他の例を示す図である。 トレンチ部に挟まれた領域の一例を示す図である。 エミッタ領域１２とコンタクトホール５４の一例を示す図である。 コンタクトホール５４の形状の他の例を示す図である。 コンタクトマスク１２０の開口形状の他の例を示す図である。 コンタクトマスク１２０の開口形状の他の例を示す図である。 コンタクトマスク１２０の開口形状の他の例を示す図である。 半導体装置１００の他の例を示す平面図である。 図１９におけるａ－ａ'断面の一例を示す。 図１９におけるｂ－ｂ'断面を示す。 図１９におけるｃ－ｃ'断面を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。図１においてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。
　また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んで耐圧構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。耐圧構造部は、半導体基板のおもて面側の電界集中を緩和する。耐圧構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　本例の半導体装置１００は、チップのおもて面側において、ゲート電極５０、エミッタ電極５２、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５、ポリシリコン層２１、ポリシリコン層２５、ポリシリコン層４８、コンタクトホール２７、コンタクトホール２８、コンタクトホール４９およびコンタクトホール５４を有する。
　ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５は、半導体基板のおもて面側の内部に形成され、ポリシリコン層２１、ポリシリコン層２５、ポリシリコン層４８、エミッタ電極５２およびゲート電極５０は、半導体基板のおもて面の上方に設けられる。
　エミッタ電極５２およびゲート電極５０と、半導体基板のおもて面、ポリシリコン層２１、ポリシリコン層２５およびポリシリコン層４８との間には層間絶縁膜が形成されるが、図１では省略している。コンタクトホール２７、コンタクトホール２８、コンタクトホール４９およびコンタクトホール５４は、当該層間絶縁膜を貫通して形成される。
　エミッタ電極５２およびゲート電極５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミで形成される。各電極は、タングステンを含む材料で形成される領域を有してもよい。
　１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。ダミートレンチ部３０は、半導体基板のおもて面において予め定められた延伸方向に延伸して形成される。本例におけるダミートレンチ部３０は直線形状を有しており、上述した配列方向とは垂直な方向に延伸して形成される。
　ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、ダミートレンチ部３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部４１は、ダミートレンチ部３０と平行に形成される。突出部４３は、対向部４１から更に延伸して、ダミートレンチ部３０と対向しない範囲に形成される。本例において、ダミートレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。
　エミッタトレンチ部６０は、ダイオード部８０の領域に設けられる。エミッタトレンチ部６０は、ゲートトレンチ部４０と同様の形状を有してよい。ただし、エミッタトレンチ部６０の延伸方向における長さは、ゲートトレンチ部４０よりも短くてよい。本例のエミッタトレンチ部６０の長さは、ダミートレンチ部３０と同一である。
　ポリシリコン層４８は、突出部４３の一部を覆って形成される。ポリシリコン層４８は、突出部４３の内部に形成された導電部と接続される。ポリシリコン層４８は、突出部４３から、半導体基板の端部側に延伸して形成される。ゲート電極５０は、半導体基板の端部側において、ポリシリコン層４８を覆って形成される。ゲート電極５０およびポリシリコン層４８は、コンタクトホール４９を介して接続される。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。エミッタ電極５２は、ゲート電極５０と分離して形成される。
　ウェル領域１７は、ゲート電極５０が設けられる側の半導体基板の端部から、所定の範囲で形成される。ダミートレンチ部３０、エミッタトレンチ部６０および対向部４１の、ゲート電極５０側の一部の領域はウェル領域１７に形成される。突出部４３は、全体がウェル領域１７に形成されてよい。半導体基板は第１導電型を有し、ウェル領域１７は半導体基板とは異なる第２導電型を有する。本例の半導体基板はＮ－型であり、ウェル領域１７はＰ＋型である。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。ただし、第１および第２導電型は逆の導電型であってもよい。
　各トレンチ部に挟まれる領域には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１７よりも不純物濃度の低い第２導電型である。本例のベース領域１４はＰ－型である。
　ベース領域１４のおもて面には、ベース領域１４よりも不純物濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。また、トランジスタ部７０においては、コンタクト領域１５のおもて面の一部に、半導体基板よりも不純物濃度が高い第１導電型のエミッタ領域１２が選択的に形成される。本例のエミッタ領域１２はＮ＋型である。
　コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に露出するように形成される。
　トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。本例のコンタクトホール５４は、隣接する２つのトレンチ部の間の中央位置において、トレンチ部の延伸方向に沿って形成される。コンタクトホール５４の幅は、隣接する２つのトレンチ部の距離よりも小さい。また、コンタクトホール５４は、ゲートトレンチ部４０から離れて形成される。また、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。エミッタ電極５２は、コンタクトホール５４を介して、エミッタ領域１２およびコンタクト領域１５に接続される。
　ポリシリコン層２１は、ダミートレンチ部３０の一部の領域上に形成される。本例のポリシリコン層２１は、ウェル領域１７に形成されたダミートレンチ部３０の端部上に設けられる。ポリシリコン層２１は、ダミートレンチ部３０の内部に形成される導電部と接続されている。ポリシリコン層２１は、コンタクトホール２８を介してエミッタ電極５２に接続される。
　ポリシリコン層２５は、エミッタトレンチ部６０の一部の領域上に形成される。本例のポリシリコン層２５は、ウェル領域１７に形成されたエミッタトレンチ部６０の端部上に設けられる。ポリシリコン層２５は、エミッタトレンチ部６０の内部に形成される導電部と接続されている。ポリシリコン層２５は、コンタクトホール２７を介してエミッタ電極５２に接続される。
　図２は、エミッタ領域１２およびコンタクト領域１５の形状例を示す図である。半導体基板のおもて面における２つのトレンチ部の距離（メサ幅）をＷ１とする。半導体基板のおもて面において、２つのトレンチ部の間の中央位置におけるエミッタ領域１２の長さＬ１は、トレンチ部に接する部分におけるエミッタ領域１２の長さＬ２よりも短い。なお、２つのトレンチ部の間の中央位置とは、それぞれのトレンチ部の端部からＷ１／２離れた位置を指す。
　トレンチ部に接する部分におけるエミッタ領域１２の長さＬ２を長くすることで、チャネルが形成される領域を大きくすることができる。また、中央位置におけるエミッタ領域１２の長さＬ１を短くすることで、半導体基板のうら面側から流れる正孔が、半導体基板のおもて面側において、コンタクト領域１５よりも高抵抗のベース領域１４を移動する距離を小さくできる。この結果、ラッチアップを抑制することができる。
　半導体基板のおもて面において、エミッタ領域１２の境界９０の少なくとも一部は曲線形状である。境界９０は、エミッタ領域１２と他の領域との境界を示しており、本例ではエミッタ領域１２とコンタクト領域１５との境界である。また、エミッタ領域１２の境界９０は、全体が曲線形状であってもよい。また、エミッタ領域１２の境界９０は、総長さの半分以上が曲線形状であってもよい。エミッタ領域１２の境界９０は、半導体基板のおもて面において、トレンチ部の側壁と接点９４で接触する。
　本例においてエミッタ領域１２の境界９０は、エミッタ領域１２の内側に凸の曲線形状を有する。また、本例のエミッタ領域１２の境界９０は、隣接する２つのトレンチ部の間の中央位置を通る直線に対して対称な形状を有する。ただし、例えば走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ　Ｃａｐａｃｉｔａｎｃｅ　Ｍｉｃｒｏｓｃｏｐｙ、ＳＣＭ）で表面を観察した場合、試料の設置角度等で若干非対称になる場合もある。隣接する２つのトレンチ部の間の中央位置を通る直線に対して、観察視野にある全エミッタ領域が６０°以上１２０°以下で一様に傾いている程度であれば、エミッタ領域１２の境界９０は、隣接する２つのトレンチ部の間の中央位置を通る直線に対して対称な形状を有する、としてよい。
　エミッタ領域１２の境界９０が上述したような曲線形状を有することで、ターンオフ時に流れる正孔が、エミッタ領域１２の境界９０における特定の場所に集中することを防ぐことができる。また、エミッタ領域１２の長さＬ１およびＬ２に差を設けつつ、コンタクトホール５４の位置がばらついた場合であっても、コンタクトホール５４により露出されるエミッタ領域１２の面積のばらつきを低減することができる。
　また、エミッタ領域１２は、後述するように２つのトレンチ部の中央位置にＰ型不純物を注入して拡散させることで形成できる。このため、Ｐ型不純物の注入に複雑な形状のマスクを用いなくともよく、形成が容易である。
　図３は、図１におけるａ－ａ'断面を示す図である。ａ－ａ'断面は、トレンチ部の延伸方向と垂直な面であって、且つ、当該延伸方向におけるエミッタ領域１２の中央を通る面である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０のおもて面に形成される。
　エミッタ電極５２および半導体基板１０の間には、層間絶縁膜２６が形成される。エミッタ電極５２は、層間絶縁膜２６に設けられたコンタクトホール５４を通ってエミッタ領域１２に接続する。またエミッタ電極５２は、エミッタ端子５３と電気的に接続される。
　コレクタ電極２４は、半導体基板１０のうら面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。また本明細書において、基板、層、領域等の各部材のエミッタ電極５２側の面を表面、コレクタ電極２４側の面をうら面または底部と称する。また、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板等であってもよい。半導体基板１０のおもて面側には、Ｐ－型のベース領域１４が形成される。また、Ｎ＋型のエミッタ領域１２が、ベース領域１４のおもて面側における一部の領域に選択的に形成される。
　また、半導体基板１０は、Ｎ－型のドリフト領域１８、Ｎ－型のバッファ領域２０、Ｐ＋型のコレクタ領域２２、および、Ｎ＋型のカソード領域８２を更に有する。また、ベース領域１４のうら面側には、ドリフト領域１８よりも不純物濃度の高いＰ＋型の蓄積領域が形成されてもよい。蓄積領域は、隣接するトレンチ間に形成される。蓄積領域を設けることで、ＩＥ効果を高めて、オン電圧を低減することができる。
　ドリフト領域１８は、ベース領域１４のうら面側に形成される。バッファ領域２０は、ドリフト領域１８のうら面側に形成される。バッファ領域２０の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。バッファ領域２０は、ベース領域１４のうら面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　コレクタ領域２２は、トランジスタ部７０の領域において、バッファ領域２０のうら面側に形成される。カソード領域８２は、ダイオード部８０の領域において、バッファ領域２０のうら面側に形成される。また、コレクタ領域２２およびカソード領域８２のうら面にはコレクタ電極２４が設けられる。
　半導体基板１０のおもて面側には、１以上のゲートトレンチ部４０、１以上のダミートレンチ部３０、および、１以上のエミッタトレンチ部６０が形成される。各トレンチ部は、半導体基板１０のおもて面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。本例においてゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０のおもて面から、エミッタ領域１２およびベース領域１４を貫通して、ドリフト領域１８に到達する。また、エミッタトレンチ部６０は、半導体基板１０のおもて面から、ベース領域１４を貫通してドリフト領域１８に到達する。
　ゲートトレンチ部４０は、半導体基板１０のおもて面側に形成されたゲートトレンチ、絶縁膜４２およびゲート導電部４４を有する。絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部において絶縁膜４２よりも内側に形成される。つまり絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。それぞれのゲート導電部４４は、ゲート端子５１に電気的に接続される。本例では、図１に示したように、突出部４３においてゲート導電部４４がポリシリコン層４８と電気的に接続する。また、ポリシリコン層４８がゲート電極５０に接続し、ゲート電極５０がゲート端子５１に電気的に接続する。ゲート端子５１を介してゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層にチャネルが形成される。
　ダミートレンチ部３０は、半導体基板１０のおもて面側に形成されたダミートレンチ、絶縁膜３２およびダミー導電部３４を有する。絶縁膜３２は、ダミートレンチの内壁を覆って形成される。絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。
　ダミー導電部３４は、ダミートレンチの内部において絶縁膜３２よりも内側に形成される。つまり絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ポリシリコン等の導電材料で形成される。本例の半導体装置１００によれば、ダミートレンチ部３０を設けることで、ドリフト領域へのキャリア注入促進効果（ＩＥ効果）を高めてオン電圧を低減することができる。
　本例においてゲートトレンチ部４０およびダミートレンチ部３０は、図３に示すように所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。ただし、各トレンチの配置は上記の例に限定されない。２つのダミートレンチ部３０の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれのダミートレンチ部３０の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。ダミートレンチ部３０およびゲートトレンチ部４０の深さ方向における長さは同一であってよい。
　ダイオード部８０は、トランジスタ部７０と隣接した領域に設けられる。ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、ドリフト領域１８およびバッファ領域２０を有する。ダイオード部８０のバッファ領域２０のうら面側にはカソード領域８２が設けられる。また、ダイオード部８０は、１以上のエミッタトレンチ部６０を有する。また、ダイオード部８０には、エミッタ領域１２が形成されない。
　エミッタトレンチ部６０は、ベース領域１４のおもて面側からベース領域１４を貫通して、ドリフト領域１８まで到達して形成される。それぞれのエミッタトレンチ部６０は、ダミートレンチ部３０と同様に、絶縁膜６２およびエミッタ導電部６４を有する。エミッタトレンチ部６０は、ダミートレンチ部３０と同一の構造を有してよい。
　また、本例におけるトランジスタ部７０におけるトレンチ部の間隔と、ダイオード部８０におけるエミッタトレンチ部６０の間隔とは同一である。図３に示すように、トランジスタ部７０においてゲートトレンチ部４０とダミートレンチ部３０とが交互に配置されている場合、ゲートトレンチ部４０とダミートレンチ部３０との間隔と、エミッタトレンチ部６０どうしの間隔とが同一であってよい。
　図４は、図１におけるｂ－ｂ'断面の一例を示す図である。ｂ－ｂ'断面は、半導体基板のおもて面と垂直、且つ、トレンチ部の延伸方向と平行な面であって、コンタクトホール５４とトレンチ部との間を通る面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜２６、ポリシリコン層２１、ポリシリコン層４８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜２６は、ゲート電極５０およびエミッタ電極５２と、ポリシリコン層２１、ポリシリコン層４８および半導体基板１０との間に形成される。層間絶縁膜２６には、コンタクトホール４９が形成される。図４では図示を省略しているが、ポリシリコン層２１と半導体基板１０との間には、絶縁膜４２と同程度の厚さの絶縁膜が形成される。同様にポリシリコン層４８と半導体基板１０との間には、絶縁膜４２と同程度の厚さの絶縁膜が形成される。
　コンタクトホール４９は、半導体基板１０のおもて面において、ポリシリコン層４８の一部を露出させる。ゲート電極５０は、コンタクトホール４９を通過して、ポリシリコン層４８と接触する。
　また、ベース領域１４には、コンタクト領域１５およびエミッタ領域１２が交互に形成される。コンタクト領域１５は、エミッタ領域１２よりも深い位置まで形成されてよく、浅い位置まで形成されてもよい。
　図５は、図１におけるｃ－ｃ'断面の一例を示す図である。ｃ－ｃ'断面は、トレンチ部の延伸方向と垂直な面であって、且つ、当該延伸方向におけるコンタクト領域１５の中央部分を通る面である。当該断面においてコンタクト領域１５は、半導体基板１０のおもて面において、トレンチ部の側壁と接する位置まで形成される。
　また当該断面におけるコンタクト領域１５は、少なくとも一部の領域が、ゲートトレンチ部４０またはダミートレンチ部３０に近づくほど徐々に浅く形成されている。コンタクト領域１５は、全体が、ゲートトレンチ部４０またはダミートレンチ部３０に近づくほど徐々に浅くなるように形成されてよい。また、コンタクト領域１５は、トレンチ部の間の中央位置近傍においては、ほぼ一定の深さで形成されてもよい。
　コンタクト領域１５の深さがトレンチ部に近づくほど浅くなることで、トレンチ部と接する領域において、エミッタ領域１２が形成されるべき領域がＰ型になってしまうことを抑制できる。これにより、チャネルが形成される領域が狭くなり、閾値電圧が上昇してしまうことを抑制できる。
　図６は、半導体装置１００の製造方法の一例を示す図である。まず、半導体基板１０のおもて面側に、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ベース領域１４およびウェル領域１７を形成する。
　次に、エミッタマスク１１０およびコンタクトマスク１２０を用いて、Ｎ型不純物およびＰ型不純物を半導体基板１０のおもて面に注入する。図６においては、エミッタマスク１１０およびコンタクトマスク１２０の開口領域を点線で囲んで示している。なお、ダイオード部８０に対するマスクは省略している。
　トレンチ部の配列方向において、エミッタマスク１１０の開口の幅は、２つのトレンチ部の間隔よりも大きい。エミッタマスク１１０の開口は、トレンチ部の配列方向において、各トレンチ部から、隣接するトレンチ部まで達するように形成される。本例のエミッタマスク１１０の開口は、トレンチ部の配列方向において、複数のトレンチ部と交差する帯状に形成される。また、エミッタマスク１１０の開口は、エミッタ領域１２を形成すべき領域に対応して、平行な複数の帯状に形成される。本例のエミッタマスク１１０を用いてＮ型不純物を注入して拡散することで、トレンチ部の配列方向において概ね一様な深さのエミッタ領域１２が形成される。
　コンタクトマスク１２０の開口は、隣接する２つのトレンチ部の間において、各トレンチ部と接しない範囲で形成される。本例のコンタクトマスク１２０の開口は、２つのトレンチ部の間隔よりも細く、且つ、トレンチ部と平行な方向に延伸する帯状に形成される。コンタクトマスク１２０の幅は、図２に示した２つのトレンチ部の距離Ｗ１の半分以下であってよく、１／４以下であってもよい。コンタクトマスク１２０の開口は、両側のトレンチ部からの距離が等しくなるように、２つのトレンチ部の間の中央に配置される。
　本例のコンタクトマスク１２０の開口は、コンタクト領域１５を形成すべき領域毎に、トレンチ部の延伸方向において分離して設けられている。つまり、エミッタマスク１１０のそれぞれの開口の間に設けられる。ただし、コンタクトマスク１２０の開口の一部分は、エミッタマスク１１０の開口と位置が重複している。つまり、Ｐ型不純物が注入される領域と、Ｎ型不純物が注入される領域とが重複している。本例では、コンタクトマスク１２０のそれぞれの開口の両端が、エミッタマスク１１０の開口と重なっている。
　図７は、図６に示したエミッタマスク１１０およびコンタクトマスク１２０と、エミッタ領域１２およびコンタクト領域１５との位置関係を示す図である。図６に示したエミッタマスク１１０およびコンタクトマスク１２０を用いてＮ型不純物およびＰ型不純物を注入した後に、熱処理等で不純物を活性化および拡散させる。Ｎ型不純物およびＰ型不純物の注入は、いずれが先でもよい。
　なお図７では、ダイオード部８０におけるコンタクト領域１５の形成は省略している。すなわち、ダイオード部８０におけるＰ型不純物の総不純物量を、トランジスタ部７０と比較して少なくすることで、少数キャリア（正孔）の注入効率を低下させてもよい。これにより、ダイオード部８０の逆回復動作時に、逆回復ピーク電流の増加を防ぐことができる。あるいは、ダイオード部８０にもコンタクト領域１５を形成してもよい。この場合、ダイオード部８０におけるコンタクト領域１５は、トランジスタ部７０におけるコンタクト領域１５と同時に形成してよい。
　エミッタマスク１１０の開口の直下の領域のうち、コンタクトマスク１２０の開口と重なる領域については、多くのＰ型不純物が注入および拡散して、エミッタ領域１２の長さが短くなる。一方で、トレンチ部と隣接する領域では、Ｐ型不純物が拡散する量が比較的に少ないので、エミッタ領域１２の長さはそれほど短くならない。このため、チャネルが形成される領域を確保することができる。
　なお、エミッタマスク１１０およびコンタクトマスク１２０の開口が重なる部分を大きくすると、エミッタ領域１２の長さＬ１を短くすることはできる。一方で、当該開口が重なる部分を大きくしすぎると、トレンチ部と隣接する領域においてＮ型とすべき部分にもＰ型不純物が拡散してしまい、エミッタ領域１２の長さＬ２を確保することが困難になる。
　このため、トレンチ部の延伸方向において、エミッタマスク１１０およびコンタクトマスク１２０の開口が重なる部分の長さは、エミッタマスク１１０の長さの１／３以下であることが好ましい。当該開口が重なる部分の長さは、エミッタマスク１１０の長さの１／４以下であってもよい。
　同様に、２つのトレンチ部の間の中央位置におけるエミッタ領域１２の長さ（図２に示したＬ１）は、トレンチ部に接する部分のエミッタ領域１２の長さ（Ｌ２）の１／３より大きいことが好ましい。Ｌ１は、Ｌ２の１／２より大きくてもよい。
　また、エミッタ領域１２の長さＬ１は、２つのトレンチ部の距離Ｗ１の半分よりも大きくてもよい。また、エミッタ領域１２の長さＬ１は、トレンチ部と、コンタクトマスク１２０の開口との最短距離よりも大きくてよい。エミッタ領域１２の長さＬ１を所定の長さ以上とすることで、トレンチ部と隣接する領域においてＮ型とすべき部分にもＰ型不純物が拡散してしまうことを防ぎ、エミッタ領域１２の長さＬ２を確保することができる。
　図８は、比較例に係る製造方法の一例を示す図である。本例におけるエミッタマスク１１０の開口の形状は、図６に示した例と同一である。本例のコンタクトマスク１２０の開口の形状は、トレンチ部の配列方向に延伸する帯形状である。
　本例では、エミッタ領域およびコンタクト領域の境界は曲線形状にならず、直線となる。このため、キャリアが形成される領域を確保しつつ、ラッチアップを抑制することができない。また、エミッタマスク１１０の開口位置と、コンタクトマスク１２０の開口位置は重複しない。このため、マスク位置にばらつきが生じると、エミッタ領域およびコンタクト領域とが離れてしまう場合がある。
　図９は、図８に示したマスクを用いて形成したエミッタ領域１２およびコンタクト領域１５を示す断面図である。図９は、トレンチ部の延伸方向に沿った断面を示している。エミッタ領域１２およびコンタクト領域１５は、トレンチ部の延伸方向に沿って交互に形成される。
　しかし、エミッタマスク１１０またはコンタクトマスク１２０の開口の位置がずれると、エミッタ領域１２およびコンタクト領域１５の間に間隙１３０が形成されてしまう場合がある。この場合、半導体基板１０の表面において、エミッタ領域１２およびコンタクト領域１５が、ベース領域１４で分断される。この結果、正孔が低濃度のベース領域１４を通過する距離が長くなり、ラッチアップが生じやすくなる。
　図１０Ａは、図２に示したｄ－ｄ'断面を示す図である。ｄ－ｄ'断面は、２つのトレンチ部の間の中央位置における、トレンチ部の延伸方向と垂直な面である。本例の半導体装置１００は、図６に示したエミッタマスク１１０およびコンタクトマスク１２０を用いて、エミッタ領域１２およびコンタクト領域１５を形成している。上述したように、エミッタマスク１１０およびコンタクトマスク１２０の開口位置にばらつきが生じても、エミッタマスク１１０およびコンタクトマスク１２０の開口位置が部分的に重なっているので、エミッタ領域１２およびコンタクト領域１５の間に間隙１３０が形成されることを抑制できる。このため、ラッチアップを抑制できる。
　中央位置におけるコンタクト領域１５の深さＤ２は、エミッタ領域１２の深さＤ１より深い。一例として、Ｄ１およびＤ２の差ΔＤは、０．２μｍ以下である。２つのトレンチ部の間の中央位置における、エミッタ領域１２の長さＬ１は、ΔＤよりも大きくてよい。
　エミッタ領域１２の長さＬ１を、所定の長さ以上とすることで、トレンチ部と隣接する領域においてＮ型とすべき部分にもＰ型不純物が拡散してしまうことを防ぎ、エミッタ領域１２の長さＬ２を確保することができる。また、図６に示したコンタクトマスク１２０の各開口の間隔、すなわち、Ｐ型不純物が注入される注入領域の間隔が、ΔＤよりも大きくてよい。
　また、半導体基板１０のおもて面においてエミッタ領域１２を挟んで設けた２つのコンタクト領域１５は、半導体基板１０の内部においても分離している。つまり、エミッタ領域１２の下方には、コンタクト領域１５が形成されていない。このような構造により、エミッタ領域１２がトレンチ部と接する領域に、コンタクト領域１５のＰ型不純物が拡散することを抑制でき、チャネルが形成される領域を確保することができる。
　すなわち、このΔＤよりも大きいエミッタ領域１２の長さＬ１を確保することで、コンタクト領域１５に注入されたＰ型不純物が拡散しても、エミッタ領域１２がゲートトレンチ部４０と接する領域の内、トレンチ長手方向の中心部にはＰ型不純物が確実に達しないようにできる。
　図１０Ｂは、図２のｆ－ｆ'の中心におけるトレンチ側壁の濃度分布である。ｆ－ｆ'の中心は、エミッタ領域１２がゲートトレンチ部４０と接する領域の内、トレンチ長手方向の中心である。ゲート閾値は、トレンチ側壁におけるネットドーピングの濃度のうち、ベース領域におけるピーク濃度Ｃ０に依存する。一例としてピーク濃度Ｃ０は１×１０１６／ｃｍ３のオーダーである。
　この領域に、例えば１×１０１９／ｃｍ３のオーダーであるコンタクト領域１５のＰ型不純物が少しの割合でも達すると、ピーク濃度Ｃ０は増加するので、ゲート閾値は増加する。これに対して、本実施例のようにΔＤよりも大きいエミッタ領域１２の長さＬ１を確保することで、トレンチ側壁のエミッタ領域のうち、メサ領域中心の長さと同じｆ－ｆ'の領域にはＰ型不純物が達することを確実に止められるので、閾値を安定化させることができる。従来の公知の構成では、この効果は容易に想到できない。
　図１１は、図２におけるｅ－ｅ'断面の一例を示す図である。ｅ－ｅ'断面は、トレンチ部の延伸方向と垂直な面であり、且つ、図２に示した接点９４の近傍においてコンタクト領域１５側を通過する面である。
　図１１に示すように、コンタクト領域１５は、半導体基板１０のおもて面において、トレンチ部の側壁とエミッタ領域１２の境界９０とが接する接点９４（図２参照）とは離れて形成される。ｅ－ｅ'断面において、コンタクト領域１５とトレンチ部との間には、間隙９２が形成されている。接点９４の近傍では、ベース領域１４が半導体基板１０のおもて面に露出する。
　一方で、図５に示したように、トレンチ部の延伸方向におけるコンタクト領域１５の中央部分では、コンタクト領域１５はトレンチ部と接する位置まで形成される。トレンチ部と接するコンタクト領域１５の端部は、間隙９２において半導体基板１０のおもて面に露出したベース領域と接している。つまり、トレンチ部と接する領域において、半導体基板１０のおもて面には、コンタクト領域１５の端部と、エミッタ領域１２の端部との間に、ベース領域１４が露出する。
　このような構成により、接点９４の近傍までＰ型不純物が拡散して、トレンチ部に接するエミッタ領域１２の長さＬ２が短くなることを防ぐことができる。例えばエミッタ領域１２の長さＬ２を、エミッタマスク１１０の開口の長さとほぼ同一にできる。
　なお、コンタクト領域１５の範囲は、ベース領域１４の不純物濃度の最大値よりも、不純物濃度が高い領域を指す。ベース領域１４の不純物濃度の最大値は、コンタクト領域１５およびエミッタ領域１２が形成されていないベース領域１４の不純物の最大値を用いてよい。例えば、図１に示すように半導体基板のおもて面にベース領域１４が露出している領域において、深さ方向にドリフト領域１８に達するまでＰ型不純物濃度の分布を取得して、その分布の最大値をベース領域１４の不純物濃度の最大値としてよい。また、エミッタ領域１２の下方に形成されたベース領域１４におけるＰ型不純物濃度の最大値を用いてもよい。
　また一例として、コンタクト領域１５の不純物濃度の最大値は、ベース領域１４の不純物濃度の最大値よりも１０倍以上、または、１００倍以上大きい。このため、コンタクト領域１５の不純物が接点９４の近傍まで到達すると、エミッタ領域１２の長さＬ２に対する影響が大きい。本例によれば、コンタクト領域１５が接点９４までは形成されないので、エミッタ領域１２の長さＬ２を確保することができる。
　ただし他の例では、ｅ－ｅ'断面においても、コンタクト領域１５がトレンチ部の側壁まで形成されていてもよい。この場合、トレンチ部の側壁に接する領域におけるコンタクト領域１５は、トレンチ部の側壁に接する領域におけるエミッタ領域１２よりも浅く形成されることが好ましい。
　図１２は、図２に示したｄ－ｄ'断面の他の例を示す図である。本例では、半導体基板１０のおもて面においてエミッタ領域１２を挟んで設けた２つのコンタクト領域１５が、エミッタ領域１２の下側で接続されている。本例の半導体装置１００によれば、エミッタ領域１２の下側に高濃度のコンタクト領域１５が形成されるので、ターンオフ時に正孔が通過する領域の抵抗を小さくして、ラッチアップを抑制することができる。
　図１３は、トレンチ部に挟まれた領域の一例を示す図である。本例では、ゲートトレンチ部４０およびダミートレンチ部３０のそれぞれの幅をＷ２とする。また、２つのトレンチ部の距離をＷ１とする。Ｗ２は、Ｗ１よりも大きくてよい。
　トレンチ部は、トレンチ内に絶縁膜および導電部を形成するので、微細化には限界がある。このため、半導体装置１００を微細化していくと、トレンチ部の幅Ｗ２が、トレンチ部の距離Ｗ１よりも大きくなる場合がある。
　例えば、トレンチ部の幅Ｗ２は１μｍより大きく、トレンチ部の距離Ｗ１は１μｍ以下である。一方で、エミッタ領域１２の境界の形状をステップ状に形成する場合、ステップ形状に応じたマスク開口を用いなければならない。しかし、１μｍ以下等の微細な範囲で、ステップ形状等のマスク開口を用いて不純物を注入することは困難である。これに対して図６に示した製造方法によれば、２つのトレンチ部の中間に注入したＰ型不純物を拡散させることで、エミッタ領域１２の境界形状を調整している。このため、トレンチ部の幅Ｗ２がトレンチ部の距離Ｗ１よりも大きくなる場合でも、マスクの開口形状が複雑でなく、容易に微細化できる。
　図１４は、エミッタ領域１２とコンタクトホール５４の一例を示す図である。コンタクトホール５４は、半導体基板１０のおもて面に形成された層間絶縁膜２６において、コンタクト領域１５に対向する領域と、エミッタ領域１２に対向する領域とに形成される。コンタクトホール５４は、エミッタ領域１２に対向する領域と、コンタクト領域１５に対向する領域とに連続して形成されてよい。
　コンタクトホール５４は、２つのトレンチ部の間の中央位置に対向する領域に形成される。つまり、コンタクトホール５４は、エミッタ領域１２のうち、トレンチ部の延伸方向における長さが最も短い部分に形成される。また、コンタクトホール５４は、トレンチ部と接する領域には形成されない。つまり、コンタクトホール５４は、エミッタ領域１２のうち、トレンチ部の延伸方向における長さが最も長い部分には形成されない。
　また、エミッタ領域１２は、長さが略一定となる領域９６を有する。例えば領域９６は、エミッタ領域１２のうち、長さが１．１×Ｌ１以下となる領域を指す。Ｌ１は、エミッタ領域１２の最短の長さを指す。このような構成により、コンタクトホール５４の位置がずれた場合でも、エミッタ電極５２に接続されるエミッタ領域１２の面積のばらつきを低減できる。
　図１５は、コンタクトホール５４の形状の他の例を示す図である。本例のコンタクトホール５４は、エミッタ領域１２に対向して形成された部分の少なくとも一部の幅が、コンタクト領域１５に対向して形成された部分の幅よりも大きい。例えば、エミッタ領域１２に対向する部分のコンタクトホール５４の幅は、コンタクト領域１５に対向して形成された部分の幅の２倍以上である。
　このような構成により、エミッタ電極５２に接続されるエミッタ領域１２の面積を大きくすることができる。上述したように、半導体装置１００を微細化していくと、半導体基板１０のおもて面においてメサ部が占める割合が、トレンチ部が占める割合に対して小さくなっていく。この場合、半導体基板１０とエミッタ電極５２とが接触する面積が小さくなり放熱効率が低下する。その結果、ラッチアップが生じやすくなる。これに対して本例の半導体装置１００によれば、エミッタ電極５２に接する半導体基板１０の面積を増大できるので、放熱効率を向上させ、ラッチアップを抑制できる。
　図１６は、コンタクトマスク１２０の開口形状の他の例を示す図である。図６に示した例では、コンタクトマスク１２０の開口は、コンタクト領域１５を形成すべき領域毎に分離して設けられていたが、本例のコンタクトマスク１２０の開口は、コンタクト領域１５を形成すべき複数の領域に渡って連続して設けられている。
　本例によっても、図１から図１５において説明した形状のエミッタ領域１２を形成することができる。また、図１２に示した、ラッチアップの抑制効果を高める形態のコンタクト領域１５を容易に形成することができる。
　図１７は、コンタクトマスク１２０の開口形状の他の例を示す図である。本例のコンタクトマスク１２０の開口は、第１領域１２２および第２領域１２４を有する。第２領域１２４の形状は、図１６に示したコンタクトマスク１２０の開口と同一形状である。
　第１領域１２２は、コンタクト領域１５を形成すべき領域に対向して、且つ、隣接する２つのトレンチ部に渡って形成される。本例の第１領域１２２は、複数のトレンチ部に渡って連続して形成される。このようなコンタクトマスク１２０の形状により、コンタクト領域１５の中央部分において２つのトレンチ部と接するコンタクト領域１５を容易に形成することができる。また、第２領域１２４が連続して形成されるので、図１２に示した、ラッチアップの抑制効果を高める形態のコンタクト領域１５を容易に形成することができる。
　図１８は、コンタクトマスク１２０の開口形状の他の例を示す図である。本例のコンタクトマスク１２０の開口は、第１領域１２２および第２領域１２４を有する。第２領域１２４の形状は、図６に示したコンタクトマスク１２０の開口の形状と同一である。また、第１領域１２２の形状は、図１７に示した第１領域１２２の形状と同一である。
　本例によれば、コンタクト領域１５の中央部分において２つのトレンチ部と接するコンタクト領域１５を容易に形成することができる。また、第２領域１２４がコンタクト領域１５毎に分離して形成されるので、図１０Ａに示した形態のコンタクト領域１５を容易に形成することができる。
　図１９は、半導体装置１００の他の例を示す平面図である。図２０は、図１９におけるａ－ａ'断面の一例を示す。図２１は、図１９におけるｂ－ｂ'断面を示す。図２２は、図１９におけるｃ－ｃ'断面を示す。
　本例の半導体装置１００は、図１から図１８において説明した各形態の半導体装置１００の構成に対して、蓄積領域１６を更に備える。蓄積領域１６は、ドリフト領域１８よりも不純物濃度の高いＮ＋型の領域である。蓄積領域１６は、図７、図１６、図１７、図１８に示したそれぞれの形態の半導体装置１００に対して適用することができる。
　図２０から図２２に示すように、本例の蓄積領域１６は、トランジスタ部７０において、ベース領域１４とドリフト領域１８との間に形成される。蓄積領域１６を設けることで、正孔を蓄積しやすくし、伝導度変調の度合いを向上させることができる。
　図１９においては、蓄積領域１６が形成される範囲を斜線のハッチング領域で示している。ただし、ダミートレンチ部３０またはゲートトレンチ部４０と重なる領域には、蓄積領域１６は形成されなくてよい。本例の蓄積領域１６は、トランジスタ部７０におけるベース領域１４のうち、上方にエミッタ領域１２またはコンタクト領域１５が形成されている部分に形成される。なお、図１９および図２０に示すように、蓄積領域１６は、ウェル領域１７に最も近いコンタクト領域１５の下方には、部分的に形成されていてもよい。
　なお、図１から図２２において説明した各形態の半導体装置１００において、トランジスタ部７０のコンタクト領域１５の上面にＢＦ２等のＰ型の不純物を注入してもよい。当該不純物は、コンタクトホール５４を介して注入される。不純物を注入した後、熱処理を行うことが好ましい。当該熱処理の条件は、例えば８５０℃で１０秒程度である。このような処理により、トランジスタ部７０のエミッタ領域１２およびコンタクト領域１５においてエミッタ電極５２と接する領域に、より高濃度のプラグインプラ領域を形成して、トランジスタ部７０におけるラッチアップ耐量を向上させることができる。また、半導体装置１００を微細化した場合でもラッチアップ耐量を維持することが容易になる。
　また、ダイオード部８０のベース領域１４の上面にＢＦ２等のＰ型の不純物を注入してもよい。当該不純物は、コンタクトホール５４を介して注入される。不純物を注入した後、熱処理を行うことが好ましい。当該熱処理の条件は、例えば８５０℃で１０秒程度である。このような処理により、ダイオード部８０のベース領域１４においてエミッタ電極５２と接する領域により高濃度のプラグインプラ領域を形成して、ダイオード部８０における半導体基板１０と、エミッタ電極５２とのコンタクト抵抗を下げることができる。エミッタ電極５２は、半導体基板１０との接触部分においてバリアメタルを含んでよい。バリアメタルは、例えばチタン等を含む。
　トランジスタ部７０およびダイオード部８０への不純物の注入および熱処理は、同一の工程で行ってよい。当該工程は、コンタクト領域１５の形成および熱処理工程の後に行ってよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・ポリシリコン層、２２・・・コレクタ領域、２４・・・コレクタ電極、２５・・・ポリシリコン層、２６・・・層間絶縁膜、２７・・・コンタクトホール、２８・・・コンタクトホール、３０・・・ダミートレンチ部、３２・・・絶縁膜、３４・・・ダミー導電部、４０・・・ゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・ゲート導電部、４８・・・ポリシリコン層、４９・・・コンタクトホール、５０・・・ゲート電極、５１・・・ゲート端子、５２・・・エミッタ電極、５３・・・エミッタ端子、５４・・・コンタクトホール、６０・・・エミッタトレンチ部、６２・・・絶縁膜、６４・・・エミッタ導電部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・境界、９２・・・間隙、９４・・・接点、９６・・・領域、１００・・・半導体装置、１１０・・・エミッタマスク、１２０・・・コンタクトマスク、１２２・・・第１領域、１２４・・・第２領域、１３０・・・間隙

Claims (19)

  1. 　半導体基板と、
    　前記半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、
    　隣接する２つのトレンチ部の間に設けられ、前記延伸方向において交互に前記半導体基板のおもて面に露出する第１導電型のエミッタ領域および第２導電型のコンタクト領域と
    　を備え、
    　前記半導体基板のおもて面において、前記２つのトレンチ部の間の中央位置における前記エミッタ領域の長さは、前記トレンチ部に接する部分における前記エミッタ領域の長さよりも短く、
    　前記半導体基板のおもて面において、前記エミッタ領域の境界の少なくとも一部が曲線形状である半導体装置。
  2. 　前記中央位置における前記エミッタ領域の長さは、前記中央位置における前記エミッタ領域の深さと、前記コンタクト領域の深さとの差よりも大きい
    　請求項１に記載の半導体装置。
  3. 　前記中央位置における前記エミッタ領域の長さは、前記トレンチ部に接する部分の前記エミッタ領域の長さの１／３より大きい
    　請求項１または２に記載の半導体装置。
  4. 　前記中央位置における前記エミッタ領域の長さは、前記２つのトレンチ部の距離の半分よりも大きい
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記コンタクト領域の少なくとも一部の領域が、前記トレンチ部に近づくほど徐々に浅く形成されている
    　請求項１から４のいずれか一項に記載の半導体装置。
  6. 　前記コンタクト領域は、前記半導体基板のおもて面において、前記トレンチ部の側壁と前記エミッタ領域の境界とが接する点とは離れて形成される
    　請求項５に記載の半導体装置。
  7. 　前記延伸方向における前記コンタクト領域の中央部分は、前記半導体基板のおもて面において前記トレンチ部の側壁と接して形成される
    　請求項６に記載の半導体装置。
  8. 　前記半導体基板のおもて面において１つの前記エミッタ領域を挟んで設けた２つの前記コンタクト領域は、前記半導体基板の内部においても分離している
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記半導体基板のおもて面において１つの前記エミッタ領域を挟んで設けた２つの前記コンタクト領域は、前記エミッタ領域の下側で接続されている
    　請求項１から７のいずれか一項に記載の半導体装置。
  10. 　前記トレンチ部の幅は、前記２つのトレンチ部の距離よりも大きい
    　請求項１から９のいずれか一項に記載の半導体装置。
  11. 　前記半導体基板のおもて面に形成され、前記コンタクト領域に対向する領域と前記エミッタ領域に対向する領域とにコンタクトホールが形成された層間絶縁膜を更に備え、
    　前記コンタクトホールは、前記中央位置に対向する領域に形成され、且つ、前記トレンチ部と接する領域には形成されない
    　請求項１から１０のいずれか一項に記載の半導体装置。
  12. 　前記コンタクトホールは、前記エミッタ領域の長さが略一定となる領域に対向して形成される
    　請求項１１に記載の半導体装置。
  13. 　前記エミッタ領域に対向して形成された前記コンタクトホールのうち、少なくとも一部の領域の幅は、前記コンタクト領域に対向して形成された前記コンタクトホールの幅よりも大きい
    　請求項１１に記載の半導体装置。
  14. 　前記トレンチ部に挟まれ、前記トレンチ部に接する箇所で前記トレンチの深さよりも浅く、前記コンタクト領域の深さよりも深く、前記コンタクト領域よりも不純物濃度の低い第２導電型のベース領域を備え、
    　前記ベース領域が前記半導体基板のおもて面に露出し、
    　前記コンタクト領域の前記トレンチ部と接する部分の端が、前記半導体基板のおもて面に露出した前記ベース領域と接している
    　請求項６に記載の半導体装置。
  15. 　前記ベース領域の下方に設けられ、前記エミッタ領域よりも不純物濃度の低いドリフト領域と、
    　前記ドリフト領域と前記ベース領域との間に設けられ、前記ドリフト領域よりも不純物濃度の高い蓄積領域と
    　を更に備える請求項１４に記載の半導体装置。
  16. 　前記半導体基板の上方に形成されたエミッタ電極と、
    　前記半導体基板と前記エミッタ電極との間に形成された層間絶縁膜と
    を更に備え、
    　前記層間絶縁膜には、前記エミッタ電極を前記コンタクト領域に接続するためのコンタクトホールが形成され、
    　前記コンタクト領域において前記エミッタ電極と接する領域には、前記コンタクト領域の他の部分よりも高濃度のプラグインプラ領域が形成されている
    　請求項１５に記載の半導体装置。
  17. 　半導体基板と、前記半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、隣接する２つのトレンチ部の間に設けられ、前記延伸方向において交互に前記半導体基板のおもて面に露出する第１導電型のエミッタ領域および第２導電型のコンタクト領域とを備える半導体装置を製造する製造方法であって、
    　前記エミッタ領域を、前記２つのトレンチ部の間隔よりも開口幅の大きいエミッタマスクを用いて、前記半導体基板のおもて面に第１導電型の不純物を注入して形成し、
    　前記コンタクト領域を、前記２つのトレンチ部の間隔よりも開口幅の小さいコンタクトマスクを用いて、前記半導体基板のおもて面に第２導電型の不純物を注入して形成し、
    　前記第２導電型の不純物を注入する領域の一部が、前記第１導電型の不純物を注入する領域と重複している製造方法。
  18. 　前記コンタクトマスクの開口は、それぞれの前記コンタクト領域毎に分離しており、
    　それぞれの前記開口の間隔は、前記２つのトレンチ部の間の中央位置における前記エミッタ領域の深さと前記コンタクト領域の深さとの差よりも大きい
    　請求項１７に記載の製造方法。
  19. 　前記２つのトレンチ部の間の中央位置における前記エミッタ領域の長さは、前記トレンチ部と、前記コンタクトマスクの開口との距離よりも大きい
    　請求項１７に記載の製造方法。
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