JPWO2013069173A1 - 時間差デジタル変換器 - Google Patents

Abstract

エッジ検出手段(2)は、リング発振器(1)の複数の位相信号がクロック入力される複数のフリップフロップ(FF)手段、それらを入力信号のエッジタイミングでリセット解除するリセット手段、複数のFF手段の出力信号を論理演算する論理演算手段を有する。位相状態検出手段(3)は、複数のFF手段の出力信号に基づいて入力信号のエッジタイミングにおけるリング発振器の位相状態を検出する。時間差デジタル変換手段(4)は、入力信号と論理演算手段の出力信号とのエッジ間隔をデジタル変換する。ラッチ手段(7)は、入力信号のエッジタイミングで、リング発振器の出力信号の周回数をカウントするカウンタ手段(6)の値をラッチする。演算手段(8)は、ラッチ手段、位相状態検出手段、および時間差デジタル変換手段の各出力信号から、入力される信号のデジタル値を算出する。

Description

本発明は、時間方向のアナログ情報をデジタル化する時間差デジタル変換器に関する。

近年、デジタル位相同期回路の発展に伴い時間差デジタル変換器の開発が盛んになっている。典型的な時間差デジタル変換器は、リング発振器とラッチ回路とを用いて、先行して入力される信号をリング発振器内に伝播させ、続いて入力される信号でリング発振器の各位相信号をラッチし、当該ラッチした位相状態を入力信号のエッジ間隔に対応するデジタル値として出力する。

時間差デジタル変換器をタイムインターバルアナライザなどに応用する場合、より長い時間差を測定可能にすることが求められる。かかる要求に対応するためにリング発振器の周期を拡張したのでは回路規模が著しく増大してしまう。そこで、リング発振器の出力信号の周回数をカウントするカウンタを時間差デジタル変換器に追加することで、回路規模の増大と検出精度の低下なしに、測定範囲を拡大している（例えば、特許文献１参照）。

特開平３−２２０８１４号公報

時間差デジタル変換器には、測定範囲の拡大以外にデジタル変換の分解能の向上も求められる。上記の従来技術では、回路規模の拡大なしに測定範囲を拡大することができるが、分解能はせいぜいリング発振器におけるインバータディレイに留まり、十分とは言えない。かかる問題に鑑み、本発明は、広い測定範囲と高分解能を両立する時間差デジタル変換器を提供することを目的とする。

本発明の一局面に従うと、例えば、入力信号のエッジ間隔をデジタル値に変換する時間差デジタル変換器は、リング発振器と、前記リング発振器の発振周期を均等割した複数の位相信号がそれぞれクロック入力される複数のフリップフロップ手段、前記複数のフリップフロップ手段を、前記入力信号のエッジタイミングでリセット解除し、当該リセット解除後しばらくしてからリセットするリセット手段、および前記複数のフリップフロップ手段の出力信号を論理演算する論理演算手段を有するエッジ検出手段と、前記複数のフリップフロップ手段の出力信号に基づいて、前記入力信号のエッジタイミングにおける前記リング発振器の位相状態を検出する位相状態検出手段と、前記入力信号と前記論理演算手段の出力信号とのエッジ間隔をデジタル値に変換する時間差デジタル変換手段と、前記リング発振器の出力信号の周回数をカウントするカウンタ手段と、前記入力信号のエッジタイミングで前記カウンタ手段のカウント値をラッチするラッチ手段と、当該時間差デジタル変換器に相前後して入力される第１および第２の入力信号について、前記ラッチ手段の出力信号を上位ビット、前記位相状態検出手段の出力信号を中位ビット、および前記時間差デジタル変換手段の出力信号を下位ビットとする第１および第２のデジタル値をそれぞれ算出し、これらデジタル値の差分を算出する演算手段とを備えている。

これによると、カウンタ手段およびラッチ手段によって広い測定範囲が達成される。また、エッジ検出手段によって、入力信号のエッジタイミング後に最も早く発生する、いずれかの位相信号のエッジが検出され、そのエッジと入力信号のエッジとの時間差が時間差デジタル変換手段によってデジタル変換される。すなわち、時間差デジタル変換手段によってリング発振器におけるインバータディレイよりも短い時間情報がデジタル化されることで分解能が向上する。

上記の時間差デジタル変換器は、前記エッジ検出手段、前記位相状態検出手段、前記時間差デジタル変換手段、前記カウンタ手段、および前記ラッチ手段を含む偶数および奇数位相測定手段を備えていてもよい。ただし、前記偶数位相測定手段に含まれる前記エッジ検出手段の前記複数のフリップフロップ手段には前記リング発振器の偶数位相の位相信号がそれぞれクロック入力される。前記奇数位相測定手段に含まれる前記エッジ検出手段の前記複数のフリップフロップ手段には前記リング発振器の奇数位相の位相信号がそれぞれクロック入力される。前記偶数および奇数位相測定手段に含まれる前記カウンタ手段は、前記リング発振器の相異なる位相の位相信号の周回数をカウントする。前記演算手段は、前記偶数位相測定手段から出力される各信号および前記奇数位相測定手段から出力される各信号を選択的に用いて前記第１および第２のデジタル値を算出する。

上記の時間差デジタル変換器は、前記エッジ検出手段、前記位相状態検出手段、前記時間差デジタル変換手段、前記カウンタ手段、および前記ラッチ手段を含み、前記第１および第２の入力信号がそれぞれ入力される第１および第２の位相測定手段を備えていてもよい。ただし、前記演算手段は、前記第１の位相測定手段から出力される各信号から前記第１のデジタル値を算出し、前記第２の位相測定手段から出力される各信号から前記第２のデジタル値を算出する。

上記の時間差デジタル変換器は、前記偶数および奇数位相測定手段を含み、前記第１および第２の入力信号がそれぞれ入力される第１および第２の位相測定手段を備えていてもよい。ただし、前記演算手段は、前記第１の位相測定手段に含まれる前記偶数位相測定手段から出力される各信号および前記奇数位相測定手段から出力される各信号を選択的に用いて前記第１のデジタル値を算出し、前記第２の位相測定手段に含まれる前記偶数位相測定手段から出力される各信号および前記奇数位相測定手段から出力される各信号を選択的に用いて前記第２のデジタル値を算出する。

なお、前記リング発振器が、ＰＬＬ（Phase Locked Loop）の電圧制御発振器であってもよい。

本発明によると、時間差デジタル変換器の測定範囲を拡大するとともに分解能を向上することができる。

第１の実施形態に係る時間差デジタル変換器の構成図 一例に係るエッジ検出手段の構成図 図２の構成のエッジ検出手段のタイミングチャート 一例に係る位相状態検出手段の構成図 第２の実施形態に係る時間差デジタル変換器の構成図 偶数および奇数位相測定手段における時間差デジタル変換手段の出力信号を選択的に使用する様子を表す模式図 偶数および奇数位相測定手段におけるカウント値を選択的に使用する様子を表す模式図 第３の実施形態に係る時間差デジタル変換器の構成図 第４の実施形態に係る時間差デジタル変換器の構成図 第５の実施形態に係る時間差デジタル変換器の構成図

以下、図面を参照しながら本発明を実施するための形態について説明する。なお、本発明は、以下の実施形態に限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態に係る時間差デジタル変換器の構成を示す。本実施形態に係る時間差デジタル変換器は、リング発振器１、エッジ検出手段２、位相状態検出手段３、遅延手段４、時間差デジタル変換手段（ＴＤＣ）５、カウンタ手段６、ラッチ手段７、および演算手段８を備えている。本実施形態に係る時間差デジタル変換器は、時間的に相前後して入力される信号ＩＮのエッジ間隔をデジタル値に変換してデジタル値ＯＵＴを出力する。ＩＮは正論理および負論理のいずれでもよいが、便宜上、正論理信号であるとして説明する。ＩＮが負論理信号の場合には下述の構成を適宜変更すればよい。

リング発振器１は、図示しない複数の遅延素子がリング状に結合して構成されている。遅延素子としてＮＯＴゲートや差動入出力アンプなどを用いることができる。例えば、差動入出力アンプを用いる場合、一方のアンプの差動出力を他方のアンプの差動入力に逆極性にして接続することでリング発振器１を構成することができる。リング発振器１を構成する各遅延素子からリング発振器１の各位相信号が出力される。これら位相信号はリング発振器１の発振周期を均等割した各位相を表す信号である。

エッジ検出手段２は、ＩＮとリング発振器１から出力される複数の位相信号とを受け、ＩＮのエッジタイミング後に最も早く発生する、いずれかの位相信号のエッジを検出する。図２は、一例に係るエッジ検出手段２の構成を示す。図３は、一例に係るエッジ検出手段２のタイミングチャートである。例えば、エッジ検出手段２は、複数のフリップフロップ手段２１、リセット手段２２、および論理演算手段２３を備えている。フリップフロップ手段２１は、具体的には、Ｄフリップフロップである。各フリップフロップ手段２１のデータ入力端子にはＨレベル信号が接続され、クロック入力端子にはリング発振器１の各位相信号が接続され、リセット入力端子にはリセット手段２２の出力信号の反転信号が接続されている。各フリップフロップ手段２１は、リセット解除状態にあるときに入力された各位相信号のエッジを捕まえて個別エッジ検出信号として出力する。

各フリップフロップ手段２１から出力される個別エッジ検出信号は論理演算手段２３に入力される。論理演算手段２３は、具体的には、多入力ＯＲゲートである。論理演算手段２３は、各フリップフロップ手段２１から出力される個別エッジ検出信号の論理和を演算して統合エッジ検出信号を出力する。すなわち、いずれかの個別エッジ検出信号がＨレベルになると統合エッジ検出信号がＨレベルになる。

リセット手段２２は、各フリップフロップ手段２１をＩＮのエッジタイミングでリセット解除し、当該リセット解除後しばらくしてからリセットする。具体的には、リセット手段２２は、論理演算手段２３から出力される統合エッジ検出信号とＩＮの反転信号との否定論理和を出力する回路で構成することができる。各フリップフロップ手段２１のリセットをリセット手段２２の出力信号の反転信号で制御することで、各フリップフロップ手段２１は、ＩＮのエッジタイミングでリセット解除され、統合エッジ検出信号のエッジタイミングでリセットされる。

上記構成のエッジ検出手段２によると、ＩＮのエッジタイミングよりも前に各位相信号に立ち上がりエッジが発生してもそれは各個別エッジ検出信号には反映されず、ＩＮのエッジタイミング後に各フリップフロップ手段２１がリセット解除状態にあるときに入力された位相信号のエッジが個別エッジ検出信号のエッジとして現れる。そして、個別エッジ検出信号の論理和を演算することで、ＩＮのエッジタイミング後に最も早く発生する、いずれかの位相信号のエッジを検出することができる。

なお、論理演算手段２３として、各フリップフロップ手段２１の反転出力の否定論理積を演算する多入力ＮＡＮＤゲートを用いてもよい。また、リセット手段２２として、ＩＮのエッジタイミングをトリガーとしてリング発振器１におけるインバータディレイと同程度のパルス幅のワンショットパルスを出力するパルス発生回路を用いてもよい。

図１に戻り、位相状態検出手段３は、エッジ検出手段２における各フリップフロップ手段２１（図２を参照）から出力される個別エッジ検出信号に基づいて、ＩＮのエッジタイミングにおけるリング発振器１の位相状態を検出する。図４は、一例に係る位相状態検出手段３の構成を示す。例えば、位相状態検出手段３は、複数の論理演算手段３１、複数のフリップフロップ手段３２、およびリセット手段３３を備えている。論理演算手段３１は、具体的には、ＡＮＤゲートである。各論理演算手段３１は、相隣接する位相の二つの個別エッジ検出信号を受け、「前の位相に係る個別エッジ検出信号」と「次の位相に係る個別エッジ検出信号」の反転信号との論理積を演算する。

リセット手段３３は、具体的には、ＩＮのエッジタイミングをトリガーとしてワンショットパルスを出力するパルス発生回路である。フリップフロップ手段３２は、具体的には、Ｄフリップフロップである。各フリップフロップ手段３１のデータ入力端子にはＨレベル信号が接続され、クロック入力端子には各論理演算手段３１の出力信号が接続され、リセット入力端子にはリセット手段３３の出力信号の反転信号が接続されている。各フリップフロップ手段３２は、リセット手段３３からワンショットパルスが出力されている期間においてリセット解除され、それ以外の期間においてリセット状態になる。各フリップフロップ手段３２の出力信号が、ＩＮのエッジタイミングにおけるリング発振器１の位相状態を表す多ビット位相状態信号を構成する。

ここで、リング発振器１の出力位相の半分は立ち上がりエッジであり、残りの半分は立ち下がりエッジである。したがって、立ち上がりエッジと立ち下がりエッジとの境界を見つけることで、リング発振器１の位相状態を検出することができる。上述したように、ＩＮのエッジタイミングよりも前に立ち上がりエッジが発生した位相信号に対応する個別エッジ検出信号には立ち上がりエッジは発生せず、ＩＮのエッジタイミング後に立ち上がりエッジが発生した位相信号に対応する個別エッジ検出信号に立ち上がりエッジが発生する。したがって、ＩＮのエッジタイミングから一定期間、各フリップフロップ手段３２がリセット解除状態にされることで、立ち上がりエッジが発生する個別エッジ検出信号が「前の位相に係る個別エッジ検出信号」として入力される論理演算手段３１の出力信号のみＨレベルとなり、それがクロック入力されるフリップフロップ手段３２の出力信号のみＨレベルとなる。そして、位相状態信号から、ＩＮのエッジタイミングにおけるリング発振器１の位相状態を検出することができる。

図１に戻り、遅延手段４は、入力されたＩＮを遅延出力する。遅延手段４の遅延量は、エッジ検出手段２におけるフリップフロップ手段２１および論理演算手段２３によるゲート遅延と同程度に設定する（図２を参照）。これは、図３に示したように、ＩＮとＩＮのエッジタイミング直後に立ち上がりエッジが発生する位相信号とのエッジ間隔を、論理演算手段２３から出力される統合エッジ検出信号と遅延手段４の出力信号（遅延ＩＮ）とのエッジ間隔として再現するためである。

時間差デジタル変換手段５は、論理演算手段２３（図２を参照）から出力される統合エッジ検出信号と遅延手段４の出力信号とのエッジ間隔をデジタル値に変換する。すなわち、時間差デジタル変換手段５は、リング発振器１のインバータディレイよりも短い時間情報をデジタル値に変換する。

なお、遅延手段４は省略してもよい。この場合、時間差デジタル変換手段５に入力される時間差にはフリップフロップ手段２１および論理演算手段２３によるゲート遅延に相当するオフセットが重畳されるが（図２を参照）、当該オフセットはデジタル領域でキャンセルすることができる。

カウンタ手段６は、リング発振器１から出力される位相信号の任意の一つを出力信号として、当該出力信号の周回数をカウントする。ラッチ手段７は、ＩＮのエッジタイミングでカウンタ手段６のカウント値をラッチする。当該ラッチされたカウント値はリング発振器１の１周期よりも長い時間情報を表している。

演算手段８は、位相状態検出手段３、時間差デジタル変換手段５、およびラッチ手段７の各出力信号を受け、ラッチ手段７の出力信号を上位ビット、位相状態検出手段３の出力信号を中位ビット、および時間差デジタル変換手段５の出力信号を下位ビットとするデジタル値を算出する。より詳細には、ラッチ手段７の出力信号を上位桁値、位相状態検出手段３の出力信号をその下位桁値として足し合わせ、時間差デジタル変換手段５の出力信号をさらに下位桁値として減算することでデジタル値を算出する。本来ならば、ＩＮのエッジタイミング直前に立ち上がりエッジが発生する位相信号とＩＮとのエッジ間隔を表す値を最下位桁値として加算すべきであるが、ＩＮのエッジタイミングよりも前に位相信号の立ち上がりエッジを検出することができないため、便宜的に、ＩＮとＩＮのエッジタイミング直後に立ち上がりエッジが発生する位相信号とのエッジ間隔を表す値を最下位桁値として減算している。演算手段８は、時間差デジタル変換器にＩＮが入力される都度、上記のデジタル値を算出し、相前後して入力されるＩＮについてそれぞれ算出したデジタル値の差分をＯＵＴとして算出する。

以上、本実施形態によると、時間差デジタル変換器の測定範囲を拡大するとともに分解能を向上することができる。

（第２の実施形態）
図５は、第２の実施形態に係る時間差デジタル変換器の構成を示す。本実施形態に係る時間差デジタル変換器は、リング発振器１、偶数位相測定手段１０、奇数位相測定手段１１、および演算手段８を備えている。以下、第１の実施形態と異なる点について説明する。

偶数位相測定手段１０および奇数位相測定手段１１は、上述のエッジ検出手段２、位相状態検出手段３、遅延手段４、時間差デジタル変換手段５、カウンタ手段６、およびラッチ手段７を備え、ＩＮが入力される点で第１の実施形態と同じ構成である。ただし、偶数位相測定手段１０にはリング発振器１から出力される偶数位相の位相信号が入力され、奇数位相測定手段１１には奇数位相の位相信号が入力される。すなわち、偶数位相測定手段１０のエッジ検出手段２における各フリップフロップ手段２１（図２を参照）には各偶数位相信号がクロック入力され、奇数位相測定手段１１のエッジ検出手段２における各フリップフロップ手段２１（図２を参照）には各奇数位相信号がクロック入力される。また、偶数位相測定手段１０のカウンタ手段６および奇数位相測定手段１１のカウンタ手段６は、位相が相異なる位相信号の周回数をカウントする。例えば、偶数位相測定手段１０のカウンタ手段６および奇数位相測定手段１１のカウンタ手段６に互いに位相が１８０度異なる位相信号を与える。

演算手段８は、偶数位相測定手段１０から出力される各信号および奇数位相測定手段１１から出力される各信号を選択的に用いてデジタル値を算出する。図６は、偶数位相測定手段１０における時間差デジタル変換手段５の出力信号および奇数位相測定手段１１における時間差デジタル変換手段５の出力信号を選択的に使用する様子を模式的に表す。上述したように、時間差デジタル変換手段５は、ＩＮとＩＮのエッジタイミング直後に立ち上がりエッジが発生する位相信号とのエッジ間隔をデジタル値に変換する。このため、ＩＮのエッジタイミングが遅れるにつれエッジ間隔は短くなり、時間差デジタル変換手段５の出力値は減少する。ＩＮのエッジタイミングがさらに遅れると比較対象の位相信号が次の位相に切り替わり、時間差デジタル変換手段５の出力値は最小値から最大値に急激に変化する。このような位相の切り替わりは偶数位相測定手段１０および奇数位相測定手段１１に交互に現れる。そこで、演算手段８は、偶数位相測定手段１０における時間差デジタル変換手段５の出力信号および奇数位相測定手段１１における時間差デジタル変換手段５の出力信号のうち中央値により近い方の信号およびその信号に対応する位相状態信号を用いてデジタル値を算出する。これにより、時間差デジタル変換手段５の出力値が急激に変化するタイミングを避けてデジタル値を安定的に算出することができる。

また、図７は、偶数位相測定手段１０のカウント値および奇数位相測定手段１１のカウント値を選択的に使用する様子を模式的に表す。図７に示したように、偶数位相測定手段１０および奇数位相測定手段１１のカウント値の変化タイミングとリング発振器１の位相状態の変化タイミングとで若干の位相のずれが発生することがある。このため、カウント値の変化タイミングの前後ではデジタル値が不正に算出されるおそれがある。そこで、演算手段８は、偶数位相測定手段１０のカウント値および奇数位相測定手段１１のカウント値のうちカウント周期の中央に近い方を用いてデジタル値を算出する。カウント周期の中央は、例えば、カウンタ手段６の１周期よりも十分に短い周期でカウンタ手段６の１周期を測定することで知ることができる。これにより、カウント値の変化タイミングとリング発振器１の位相状態の変化タイミングとの位相のずれ部分を回避してデジタル値を安定的に算出することができる。

（第３の実施形態）
図８は、第３の実施形態に係る時間差デジタル変換器の構成を示す。本実施形態に係る時間差デジタル変換器は、リング発振器１、第１の位相測定手段１２、第２の位相測定手段１３、および演算手段８を備えている。以下、第１の実施形態と異なる点について説明する。

第１の位相測定手段１２および第２の位相測定手段１３は、上述のエッジ検出手段２、位相状態検出手段３、遅延手段４、時間差デジタル変換手段５、カウンタ手段６、およびラッチ手段７を備えている点で第１の実施形態と同じ構成である。ただし、第１の位相測定手段１２には信号ＩＮ１が入力され、第２の位相測定手段１３には信号ＩＮ２が入力される。演算手段８は、第１の位相測定手段１２から出力される各信号からＩＮ１のエッジタイミングに係るデジタル値を算出し、第２の位相測定手段１３から出力される各信号からＩＮ２のエッジタイミングに係るデジタル値を算出し、これらデジタル値の差分をＯＵＴとして算出する。

第１の実施形態に係る時間差デジタル変換器では、相前後して入力されるＩＮのエッジ間隔が時間差デジタル変換器のデータスループットよりも短い場合には時間差デジタル変換を正しく行うことができないおそれがある。これに対して、本実施形態に係る時間差デジタル変換器は、エッジ検出手段２、位相状態検出手段３、遅延手段４、時間差デジタル変換手段５、カウンタ手段６、およびラッチ手段７からなる位相測定手段を２系統備えているため、ＩＮ１およびＩＮ２のそれぞれに係るデジタル値を相独立して算出することができる。したがって、ＩＮ１およびＩＮ２のエッジ間隔が短くても時間差デジタル変換を正しく行うことができる。

（第４の実施形態）
図９は、第４の実施形態に係る時間差デジタル変換器の構成を示す。本実施形態に係る時間差デジタル変換器は、第３の実施形態に係る時間差デジタル変換器の第１の位相測定手段１２および第２の位相測定手段１３を、第２の実施形態のように偶数位相測定手段１０および奇数位相測定手段１１で構成したものである。本実施形態によると、第２および第３の実施形態の利点が相俟って、より短いエッジ間隔をより安定的にデジタル値に変換することができる。

（第５の実施形態）
図１０は、第５の実施形態に係る時間差デジタル変換器の構成を示す。本実施形態に係る時間差デジタル変換器は、第１の実施形態に係る時間差デジタル変換器におけるリング発振器１としてＰＬＬ（Phase Locked Loop）１００の電圧制御発振器を用いたものである。ＰＬＬ１００は、位相比較手段１０１、チャージポンプ回路１０２、ループフィルタ１０３、分周回路１０４、および電圧制御発振器としてのリング発振器１を備えている。分周回路１０４は、リング発振器１の出力信号を分周する。位相比較手段１０１は、参照クロック信号ＣＫｒｅｆと分周回路１０４の出力信号との位相を比較する。チャージポンプ回路１０２は、位相比較手段１０１の出力信号に応じてチャージ電流を出力する。ループフィルタ１０３は、チャージ電流をフィルタリング処理してリング発振器１の制御電圧を生成する。

本実施形態によると、リング発振器１の発振周波数がＣＫｒｅｆの周波数の逓倍になるように安定するため、時間差デジタル変換器の変換精度を向上することができる。なお、第２から第４の実施形態に係る時間差デジタル変換器についてもＰＬＬ１００の電圧制御発振器をリング発振器１として用いることができる。

本発明に係る時間差デジタル変換器は、広い測定範囲と高分解能を両立することができるため、タイムインターバルアナライザなどに有用である。

１ リング発振器（電圧制御発振器）
２ エッジ検出手段
２１ フリップフロップ手段
２２ リセット手段
２３ 論理演算手段
３ 位相状態検出手段
５ 時間差デジタル変換手段
６ カウンタ手段
７ ラッチ手段
８ 演算手段
１０ 偶数位相測定手段
１１ 奇数位相測定手段
１２ 第１の位相測定手段
１３ 第２の位相測定手段
１００ ＰＬＬ

Claims (5)

1. 入力信号のエッジ間隔をデジタル値に変換する時間差デジタル変換器であって、
   リング発振器と、
   前記リング発振器の発振周期を均等割した複数の位相信号がそれぞれクロック入力される複数のフリップフロップ手段、前記複数のフリップフロップ手段を、前記入力信号のエッジタイミングでリセット解除し、当該リセット解除後しばらくしてからリセットするリセット手段、および前記複数のフリップフロップ手段の出力信号を論理演算する論理演算手段を有するエッジ検出手段と、
   前記複数のフリップフロップ手段の出力信号に基づいて、前記入力信号のエッジタイミングにおける前記リング発振器の位相状態を検出する位相状態検出手段と、
   前記入力信号と前記論理演算手段の出力信号とのエッジ間隔をデジタル値に変換する時間差デジタル変換手段と、
   前記リング発振器の出力信号の周回数をカウントするカウンタ手段と、
   前記入力信号のエッジタイミングで前記カウンタ手段のカウント値をラッチするラッチ手段と、
   当該時間差デジタル変換器に相前後して入力される第１および第２の入力信号について、前記ラッチ手段の出力信号を上位ビット、前記位相状態検出手段の出力信号を中位ビット、および前記時間差デジタル変換手段の出力信号を下位ビットとする第１および第２のデジタル値をそれぞれ算出し、これらデジタル値の差分を算出する演算手段とを備えている
   ことを特徴とする時間差デジタル変換器。
2. 請求項１に記載の時間差デジタル変換器において、
   前記エッジ検出手段、前記位相状態検出手段、前記時間差デジタル変換手段、前記カウンタ手段、および前記ラッチ手段を含む偶数および奇数位相測定手段を備え、
   前記偶数位相測定手段に含まれる前記エッジ検出手段の前記複数のフリップフロップ手段には前記リング発振器の偶数位相の位相信号がそれぞれクロック入力され、
   前記奇数位相測定手段に含まれる前記エッジ検出手段の前記複数のフリップフロップ手段には前記リング発振器の奇数位相の位相信号がそれぞれクロック入力され、
   前記偶数および奇数位相測定手段に含まれる前記カウンタ手段は、前記リング発振器の相異なる位相の位相信号の周回数をカウントするものであり、
   前記演算手段は、前記偶数位相測定手段から出力される各信号および前記奇数位相測定手段から出力される各信号を選択的に用いて前記第１および第２のデジタル値を算出する
   ことを特徴とする時間差デジタル変換器。
3. 請求項１に記載の時間差デジタル変換器において、
   前記エッジ検出手段、前記位相状態検出手段、前記時間差デジタル変換手段、前記カウンタ手段、および前記ラッチ手段を含み、前記第１および第２の入力信号がそれぞれ入力される第１および第２の位相測定手段を備え、
   前記演算手段は、前記第１の位相測定手段から出力される各信号から前記第１のデジタル値を算出し、前記第２の位相測定手段から出力される各信号から前記第２のデジタル値を算出する
   ことを特徴とする時間差デジタル変換器。
4. 請求項２に記載の時間差デジタル変換器において、
   前記偶数および奇数位相測定手段を含み、前記第１および第２の入力信号がそれぞれ入力される第１および第２の位相測定手段を備え、
   前記演算手段は、前記第１の位相測定手段に含まれる前記偶数位相測定手段から出力される各信号および前記奇数位相測定手段から出力される各信号を選択的に用いて前記第１のデジタル値を算出し、前記第２の位相測定手段に含まれる前記偶数位相測定手段から出力される各信号および前記奇数位相測定手段から出力される各信号を選択的に用いて前記第２のデジタル値を算出する
   ことを特徴とする時間差デジタル変換器。
5. 請求項１から４のいずれか一つに記載の時間差デジタル変換器において、
   前記リング発振器が、ＰＬＬ（Phase Locked Loop）の電圧制御発振器である
   ことを特徴とする時間差デジタル変換器。

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