JPWO2012157031A1 - 信号電位変換回路 - Google Patents

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JPWO2012157031A1
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Abstract

信号電位変換回路において、コンデンサ（２０）は入力信号（ＣＩＮ）が一端に与えられ、他端が終端ノード（Ｎ１）と接続されている。変換回路（４０）は終端ノード（Ｎ１）の電位（ＩＮ）を受ける。接続素子（４１）は電源（ＶＤＤＨ）と終端ノード（Ｎ１）との間に設けられ、電位（ＩＮ）が第１の電位よりも低くなったときインピーダンスが低下する。接続素子（４２）は終端ノード（Ｎ１）と接地電源との間に設けられ、電位（ＩＮ）が第２の電位よりも高くなったときインピーダンスが低下する。

Description

本発明は、異電位信号の受け渡しのために、入力信号の電位を変換する信号電位変換回路に関する。
最近のトランジスタは、微細化に伴い、動作電圧の低電圧化が進んでいる。一方、外部インターフェースに関しては電圧規格が決まっており、集積回路は、旧来のデバイスとも接続できるように、例えば５Ｖや３．３Ｖで動作させなければならない。このため、微細トランジスタで駆動される信号と例えば５Ｖや３．３Ｖで駆動される信号とのやりとりのために、レベルシフト回路（信号電位変換回路）が用いられる。特に、高速信号の伝達のためには、コンデンサと抵抗を用いたＡＣ結合回路が有効である。
特許文献１には、ＡＣ結合を用いた信号電位変換回路の一例として、アンプにオフセット入力を持たせ、入力信号の電位差をもってアンプをオフセットすることによって、出力データを正しく保持できる構成が開示されている。
特許第４０７６０７９号公報
図１２はＡＣ結合を用いた一般的な信号電位変換回路を示す図であり、（ａ）は回路構成、（ｂ）はその動作を示す。図１２において、駆動回路５１は低電圧電源ＶＤＤＬによって動作しており、その出力信号ＣＩＮの振幅はＶＤＤＬである。受信回路５４は適正に動作するポイントにバイアスされており、信号ＩＮを受けて振幅ＶＤＤＨの出力信号ＯＵＴを出力する。すなわち受信回路５４は、基準電位ＶＴＴに対して信号ＩＮの電圧が高いか低いかに応じて、出力信号ＯＵＴの電圧をＶＤＤＨまたは０Ｖにする。
コンデンサ５２は終端抵抗５３によって基準電位ＶＴＴに終端されている。コンデンサ５２の容量値が負荷容量より十分に大きい場合は、信号ＩＮの電位は信号ＣＩＮの変化に応じて、基準電位ＶＴＴを基準として振幅ＶＤＤＬで変化する。
しかしながら図１２の構成では、信号ＩＮの電位はコンデンサ２０の容量値と終端抵抗４０の抵抗値に応じて、遷移後徐々に基準電位ＶＴＴに漸近する。このため、例えば同じデータ値が長期間続いて信号遷移の間隔が長くなると、信号ＩＮの電位に電圧降下が起こってしまう。そして信号遷移波形が傾きを持っている場合には、信号ＩＮが基準電位ＶＴＴと交差する時間は信号遷移直前の電位に依存することになる。すなわち、信号ＣＩＮのデータパターンに応じて、信号ＩＮが基準電位ＶＴＴと交差する時間にずれが生じることになり、これにより、変換後の出力信号ＯＵＴにジッタが発生してしまう。この問題は、信号遷移波形の傾きを考慮する必要が高い、例えばＧＨｚオーダーの超高速動作において、より顕著となる。
一方、特許文献１では、入力信号の電位差でもってアンプをオフセットすることによって、たとえ終端抵抗によって入力電位差が減衰しても出力データを正しく保持できるようにしている。しかしながら、信号遷移波形が傾きを持っている場合には、特許文献１の構成では、変換後のデータ信号ＯＵＴのパルス幅が、入力信号ＩＮ，／ＩＮのパルス幅から変化してしまう。よって、特許文献１の構成でもデータパターン依存のジッタが発生してしまい、上述した問題の解決とはならない。
前記の問題に鑑み、本発明は、信号電位変換回路について、変換後の信号にジッタが発生しないように、終端ノードの電位を減衰させない構成を提供することを目的とする。
本発明の一態様では、信号電位変換回路は、入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、前記終端ノードの電位を受ける終端回路とを備え、前記終端回路は、第１の電源と前記終端ノードとの間に設けられた第１の接続素子と、前記終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、前記第１の接続素子は、前記終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、前記第２の接続端子は、前記終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものである。
この態様によると、終端ノードの電位が第１の電位よりも低くなったときは、第１の電源と終端ノードとの間に設けられた第１の接続素子のインピーダンスが低下し、終端ノードの電位が引き上げられる。一方、終端ノードの電位が第２の電位よりも高くなったときは、終端ノードと第２の電源との間に設けられた第２の接続素子のインピーダンスが低下し、終端ノードの電位が引き下げられる。これにより、終端ノードの電位が第１の電位から第２の電位までの範囲に規定される。しかも、終端ノードの電位が第１の電位から第２の電位までの範囲内にあるときは、第１および第２の接続素子のインピーダンスは低下せず、電流が流れない。したがって、終端ノードの電位は減衰しない。
本発明によると、終端ノードの電位を、減衰することを防ぎつつ、所定の範囲に規定することができる。これにより、変換後の信号にジッタが発生することを防止することが可能となる。
実施形態１に係る信号電位変換回路の構成を示す図である。 図１の信号電位変換回路の動作を示すタイミングチャートである。 図１における制御電位発生回路の構成例である。 図１における制御電位発生回路の構成例である。 図３におけるバイアス回路の第１の構成例である。 図３におけるバイアス回路の第２の構成例である。 図４におけるバイアス回路の第１の構成例である。 図４におけるバイアス回路の第２の構成例である。 実施形態２に係る信号電位変換回路の構成を示す図である。 図９の構成において用いられるバイアス回路の構成例である。 実施形態３に係る信号電位変換回路の構成を示す図である。 ＡＣ結合を用いた一般的な信号電位変換回路の構成を示す図である。
以下の実施形態では、特に問題のない限りにおいて、電源とその電源電圧について同一の符号を用いて説明を行っている。
（実施形態１）
図１は実施形態１に係る信号電位変換回路とその前後の回路構成を示す図である。図１に示す信号電位変換回路はＡＣ結合を利用したものである。図１において、１０は終端ノードＮ１の信号ＩＮを受信し、出力信号ＯＵＴを生成する受信回路、２０は入力信号ＣＩＮが一端に与えられるとともに他端が終端ノードＮ１と接続されたコンデンサ、３０は入力信号ＣＩＮを駆動する信号駆動回路、４０は終端ノードＮ１の電位（信号ＩＮ）を受ける終端回路である。コンデンサ２０および終端回路４０によって、本実施形態に係る信号電位変換回路が構成されている。図２は図１に示す信号電位変換回路の動作を示すタイミングチャートである。
信号駆動回路３０は、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮを出力する。受信回路１０は、電源電圧ＶＤＤＨが印加されており、基準電位ＶＴＴに対する信号ＩＮの電位を増幅して、振幅がＶＤＤＨの出力信号ＯＵＴを生成する。受信回路１０が適正に動作するためには、信号ＩＮが基準電位ＶＴＴを中心にして振幅している必要がある。終端回路４０は、信号ＩＮが基準電位ＶＴＴを中心にして振幅する信号になるように、信号電位の変更を行う機能を有する。
終端回路４０は具体的には、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮ１に接続されたＮＭＯＳトランジスタ４１と、ドレインが第２の電源としての接地電源に接続されるとともに、ソースが終端ノードＮ１に接続されたＰＭＯＳトランジスタ４２とを備えている。すなわち、第１の接続素子としてのＮＭＯＳトランジスタ４１、および第２の接続素子としてのＰＭＯＳトランジスタ４２がそれぞれ、受信回路１０の入力ノードを終端している。ＮＭＯＳトランジスタ４１のゲートには、制御電位発生回路１００（図ではＮＢＧと表記）によって生成された制御電位ＮＢＩＡＳが与えられており、ＰＭＯＳトランジスタ４２のゲートには、制御電位発生回路２００（図ではＰＢＧと表記）によって生成された制御電位ＰＢＩＡＳが与えられている。
本実施形態では、図２に示すように、信号ＩＮの電位が（ＶＴＴ−ＶＤＤＬ／２）より下がったときＮＭＯＳトランジスタ４１がＯＮとなるように、制御電位発生回路１００は制御電位ＮＢＩＡＳを制御している。また、信号ＩＮの電位が（ＶＴＴ＋ＶＤＤＬ／２）より上がったときＰＭＯＳトランジスタ４２がＯＮとなるように、制御電位発生回路２００は制御電位ＰＢＩＡＳを制御している。
課題の項で説明したように、終端抵抗を用いて基準電位ＶＴＴに終端した場合は、終端抵抗の値とコンデンサの値とによる時定数でもって信号電位が減衰してしまう。このため、同一データが長く続く場合や伝送レートが遅い場合には、信号の振幅はＶＤＤＬであっても、その中心が基準電位ＶＴＴとはならない。このため、受信回路１０が必ずしも適正に動作しない。
これに対して本実施形態では、信号ＩＮの電位が第１の電位としての（ＶＴＴ−ＶＤＤＬ／２）より下がったときは、ＮＭＯＳトランジスタ４１がＯＮとなることによって、信号ＩＮの電位が引き上げられる。一方、信号ＩＮの電位が第２の電位としての（ＶＴＴ＋ＶＤＤＬ／２）より上がったときは、ＰＭＯＳトランジスタ４２がＯＮとなることによって、信号ＩＮの電位が引き下げられる。すなわち、信号ＩＮを、基準電位ＶＴＴを中心として振幅ＶＤＤＬで確実に遷移させることができる。このため、入力信号ＣＩＮを、そのデータ幅を変化させることなく、確実にレベル変換することが可能となる。
しかも、信号ＩＮの電位が（ＶＴＴ−ＶＤＤＬ／２）から（ＶＴＴ＋ＶＤＤＬ／２）までの範囲内にあるときは、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２はいずれもＯＦＦであり、電流は流れない。すなわち、信号ＩＮに関して電流負荷が発生せず、電位の低下は生じない。
なお、図１では単相信号をレベル変換する構成を示したが、差動信号をレベル変換する場合には、差動信号のそれぞれを終端回路４０によって終端すればよい。差動信号はデータ長やデータレートによらず減衰しないので、終端回路４０によって、遷移開始から差動信号が交差するまでの時間が一定化され、出力信号ＯＵＴのジッタを抑えることができる。
また、ＶＤＤＬとＶＤＤＨの電位に関しては、その高低によらず、本実施形態の構成を適用することが可能である。すなわち、ＶＤＤＬが低くＶＤＤＨが高い場合、例えばＶＤＤＬ＝１．２Ｖ、ＶＤＤＨ＝３．３Ｖの場合は、基準電位ＶＴＴを電圧ＶＤＤＨの中間付近に設定することによって、受信回路１０の感度を高めて高速動作を達成するという効果が得られる。
また、ＶＤＤＬが高くＶＤＤＨが低い場合でも、本実施形態の構成は有効である。例えばＶＤＤＬ＝３．３Ｖ、ＶＤＤＨ＝１．２Ｖの場合で、オープンドレイン回路のように入力信号ＣＩＮを３．３Ｖにクランプする構成では、入力信号ＣＩＮの振幅はクランプ効果によって１．２Ｖ以下にできる。ただし、入力信号ＣＩＮの最高電位が３．３Ｖなので、これを低電圧トランジスタで直接受けることはできない。そこで、本実施形態に係る信号電位変換回路を適用して、基準電位ＶＴＴをＶＤＤＨの中間付近に設定することによって、受信回路１０を低電圧トランジスタで構成することが可能となる。
また、ここでは、信号ＩＮの下限を定める第１の電位を（ＶＴＴ−ＶＤＤＬ／２）とし、信号ＩＮの上限を定める第２の電位を（ＶＴＴ＋ＶＤＤＬ／２）としたが、第１および第２の電位の設定はこれに限られるものではない。例えば、基準電位ＶＴＴに対して信号ＩＮにオフセットをつけるために、第１および第２の電位の中間電位と基準電位ＶＴＴとが異なるように、第１および第２の電位を設定してもよい。
また、本実施形態の構成は、特に、高速信号の伝達を行う場合に有効である。特に、数ＧＨｚ以上（例えば、３〜６ＧＨｚ以上）の信号を伝達する場合には、従来の信号電位変換回路では十分に機能し得ないことが予想され、本実施形態の構成は非常に有効となると考えられる。
（制御電位発生回路の構成）
図３は図１に示す制御電位発生回路１００の構成例である。図３において、１１０は所定電位を生成出力するバイアス回路、１０１はドレインが電源ＶＤＤＨと接続された第２のＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタ、１０２は一端がＮＭＯＳトランジスタ１０１のソースと接続され、他端が接地電源と接続された負荷回路、１０３はバイアス回路１１０の出力ノードＮＲ０とＮＭＯＳトランジスタ１０１のソースと接続されたソースノードＮＦ０とが入力に接続され、出力がＮＭＯＳトランジスタ１０１のゲートに接続されたアンプ回路である。
バイアス回路１１０はここでは、基準電位ＶＴＴに対してＶＤＤＬ／２だけ低い電位（ＶＴＴ−ＶＤＤＬ／２）を発生している。アンプ回路１０３はバイアス回路１１０の出力ノード電位とＮＭＯＳトランジスタ１０１のソース電位とを比較し、これらの電位が等しくなるようにＮＭＯＳトランジスタ１０１のゲート電位を制御する。アンプ回路１０３によって制御されたＮＭＯＳトランジスタ１０１のゲート電位が、制御電位ＮＢＩＡＳとして出力される。ＮＭＯＳトランジスタ１０１のソース電位が（ＶＴＴ−ＶＤＤＬ／２）となっているので、負荷回路１０２の抵抗値を十分に高くすれば、ＮＭＯＳトランジスタ１０１がごく僅かにＯＮとなっている状態にすることができる。
ＮＭＯＳトランジスタ１０１と終端回路４０を構成するＮＭＯＳトランジスタ４１とは、ドレイン電圧が互いに等しく（ここでは電源電圧ＶＤＤＨ）、また、しきい値電圧も互いに等しいものとする。この場合には、信号ＩＮの電圧が（ＶＴＴ−ＶＤＤＬ／２）よりも低くなろうとすると、ＮＭＯＳトランジスタ４１がＯＮとなって急激に電流が流れる。このため、信号ＩＮの電位は（ＶＴＴ−ＶＤＤＬ／２）よりほとんど低くならない。すなわち、図３のような構成によって、信号ＩＮの電位が（ＶＴＴ−ＶＤＤＬ／２）より下がったときＮＭＯＳトランジスタ４１がＯＮとなるように制御電位ＮＢＩＡＳを制御する制御電位発生回路１００が実現される。
図４は図１に示す制御電位発生回路２００の構成例である。制御電位発生回路２００に関しては、図３に示す制御電位発生回路１００の構成に対し、ＮＭＯＳトランジスタ１０１をＰＭＯＳトランジスタ２０１に置換え、電源と接地に対する負荷回路２０２の配置位置を逆にするとともに、バイアス回路２１０から出力するバイアス電圧を（ＶＴＴ＋ＶＤＤＬ／２）とすればよい。アンプ回路２０３はバイアス回路２１０の出力ノードＰＲ０とＰＭＯＳトランジスタ２０１のソースと接続されたソースノードＰＦ０とが入力に接続され、出力がＰＭＯＳトランジスタ２０１のゲートに接続されている。
アンプ回路２０３はバイアス回路２１０の出力ノード電位とＰＭＯＳトランジスタ２０１のソース電位とを比較し、これらの電位が等しくなるようにＰＭＯＳトランジスタ２０１のゲート電位を制御する。アンプ回路２０３によって制御されたＰＭＯＳトランジスタ２０１のゲート電位が、制御電位ＰＢＩＡＳとして出力される。図４のような構成によって、信号ＩＮの電位が（ＶＴＴ＋ＶＤＤＬ／２）より上がったときＰＭＯＳトランジスタ４２がＯＮとなるように制御電位ＰＢＩＡＳを制御する制御電位発生回路２００が実現される。
（バイアス回路の構成）
図５は図３に示すバイアス回路１１０の第１の構成例である。図５において、１１１，１１２はＮＭＯＳトランジスタ、１１３〜１１６は抵抗、１１７はアンプ回路である。
抵抗１１５，１１６は電源電圧ＶＤＤＬを分圧し、分圧後の電位は接続ノードＮＲ１に出力される。抵抗１１５，１１６の抵抗値を互いに等しくすると、接続ノードＮＲ１の電位はＶＤＤＬ／２となる。
ＮＭＯＳトランジスタ１１２のソースは接地されており、ドレインは抵抗１１４の一端と接続されている。抵抗１１４の他端は電源ＶＤＤＬに接続されている。アンプ回路１１７は、ＮＭＯＳトランジスタ１１２のドレインと接続されたドレインノードＮＦ１の電位と接続ノードＮＲ１の電位とが等しくなるように、ＮＭＯＳトランジスタ１１２のゲート電位を制御する。これにより、ドレインノードＮＦ１の電位がＶＤＤＬ／２になる。ＮＭＯＳトランジスタ１１２を流れる電流は抵抗１１４を流れる電流と等しく、抵抗１１４の両端の電位差はＶＤＤＬ／２である。すなわち、ＮＭＯＳトランジスタ１１２を流れる電流は抵抗１１４に対してＶＤＤＬ／２の電位降下を発生させる。
ＮＭＯＳトランジスタ１１１および抵抗１１３は、ＮＭＯＳトランジスタ１１２および抵抗１１４とミラー関係になるように配置されている。負荷回路としての抵抗１１３の一端は基準電位ＶＴＴを供給する電源と接続されている。ＮＭＯＳトランジスタ１１２は、ドレインが抵抗１１３の他端と接続され、ソースが接地されている。アンプ回路１１７の出力に、ＮＭＯＳトランジスタ１１１のゲートに接続されたゲートノードＮＧ１が接続されているため、ＮＭＯＳトランジスタ１１１を流れる電流は抵抗１１３にＶＤＤＬ／２の電位降下を発生させる。基準電位ＶＴＴを供給する電源が抵抗１１３に接続されているので、ＮＭＯＳトランジスタ１１１のドレイン電位、すなわちＮＭＯＳトランジスタ１１１と抵抗１１３との接点ＮＲ０の電位は（ＶＴＴ−ＶＤＤＬ／２）となる。接点ＮＲ０の電位がバイアス電圧として出力される。
なお、図５では、ＮＭＯＳトランジスタ１１２のドレインノードＮＦ１の電位と抵抗１１５，１１６の接続ノードＮＲ１の電位とを比較する構成としたが、ＮＭＯＳトランジスタ１１２の代わりにＰＭＯＳトランジスタを用い、抵抗とＰＭＯＳトランジスタの配置が電源に対して逆になるように構成して、ＶＤＤＬ／２に応じた電流を生成する構成としてもよい。ただし、この場合は、ＰＭＯＳトランジスタのソース電位を基準電位ＶＴＴより高く設定する必要がある。
図６は図３に示すバイアス回路１１０の第２の構成例である。図６の構成は、図５の構成に一部、修正および追加を行ったものであり、図５と共通の構成要素には図５と同一の符号を付している。１２１，１２２はＮＭＯＳトランジスタ、１２０，１２４〜１２６は抵抗、１２７はアンプ回路である。
抵抗１２５，１２６は電源電圧ＶＤＤＨを分圧し、基準電位ＶＴＴを生成する。生成された基準電位ＶＴＴは接続ノードＮＲ２に出力される。例えば、基準電位ＶＴＴをＶＤＤＨ／２に設定する場合は、抵抗１２５，１２６の抵抗値を互いに等しくすればよい。
ＮＭＯＳトランジスタ１２２のソースは接地されており、ドレインは抵抗１２４の一端と接続されている。抵抗１２４の他端は電源ＶＤＤＨに接続されている。アンプ回路１２７は、ＮＭＯＳトランジスタ１２２のドレインと接続されたドレインノードＮＦ２の電位と接続ノードＮＲ２の電位とが等しくなるように、ＮＭＯＳトランジスタ１２２のゲート電位を制御する。これにより、ドレインノードＮＦ２の電位がＶＴＴになる。ＮＭＯＳトランジスタ１２２を流れる電流は抵抗１２４を流れる電流と等しく、抵抗１２４の両端の電位差は（ＶＤＤＨ−ＶＴＴ）である。すなわち、ＮＭＯＳトランジスタ１２２を流れる電流は抵抗１２４に対して（ＶＤＤＨ−ＶＴＴ）の電位降下を発生させる。
ＮＭＯＳトランジスタ１２１はＮＭＯＳトランジスタ１２２とミラー関係になるように配置されている。抵抗１２０は抵抗１１４，１２４との関係が、ＮＭＯＳトランジスタ１１１，１１２のミラー関係およびＮＭＯＳトランジスタ１２１，１２２のミラー関係に応じて設定されている。負荷回路としての抵抗１２０の一端は電源ＶＤＤＨと接続されている。ＮＭＯＳトランジスタ１１１，１２１は、ドレインが抵抗１２０の他端と接続され、ソースが接地されている。アンプ回路１２７の出力に、ＮＭＯＳトランジスタ１２１のゲートに接続されたゲートノードＮＧ２が接続されているため、ＮＭＯＳトランジスタ１２１を流れる電流は抵抗１２０に（ＶＤＤＨ−ＶＴＴ）の電位降下を発生させる。この結果、ＮＭＯＳトランジスタ１１１，１２１のドレイン電位、すなわちＮＭＯＳトランジスタ１１１，１２１と抵抗１２０との接点ＮＲ０の電位は、
ＶＤＤＨ−（ＶＤＤＨ−ＶＴＴ）−ＶＤＤＬ／２
＝ＶＴＴ−ＶＤＤＬ／２
となる。接点ＮＲ０の電位がバイアス電圧として出力される。
図４に示すバイアス回路２１０も、図５および図６の構成と同様に実現することができる。
図７は図４に示すバイアス回路２１０の第１の構成例である。図７において、２１１，２１９はＰＭＯＳトランジスタ、２１２，２１８はＮＭＯＳトランジスタ、２１３〜２１６は抵抗、２１７はアンプ回路である。
抵抗２１５，２１６は電源電圧ＶＤＤＬを分圧し、分圧後の電位は接続ノードＰＲ１に出力される。抵抗２１５，２１６の抵抗値を互いに等しくすると、接続ノードＮＲ１の電位はＶＤＤＬ／２となる。
アンプ回路２１７は、ＮＭＯＳトランジスタ２１２のドレインと接続されたドレインノードＰＦ１の電位と接続ノードＰＲ１の電位とが等しくなるように、ＮＭＯＳトランジスタ２１２のゲート電位を制御する。ＮＭＯＳトランジスタ２１２を流れる電流は抵抗２１４に対してＶＤＤＬ／２の電位降下を発生させる。
アンプ回路２１７の出力に、ＮＭＯＳトランジスタ２１８のゲートに接続されたゲートノードＰＧ１が接続されており、ＮＭＯＳトランジスタ２１２の電流がＰＭＯＳトランジスタ２１９からなる電流源に折り返されている。そして、このＰＭＯＳトランジスタ２１９とミラー関係となるＰＭＯＳトランジスタ２１１のドレインが、抵抗２１４とミラー関係となる抵抗２１３を介して電源ＶＴＴと接続されている。すなわち、負荷回路としての抵抗２１３の一端は基準電位ＶＴＴを供給する電源と接続されている。ＰＭＯＳトランジスタ２１１は、ドレインが抵抗２１３の他端と接続され、ソースが電源ＶＴＴよりも電源電圧が高い電源ＶＤＤＬと接続されている。これにより、ＰＭＯＳトランジスタ２１１のドレイン電位、すなわちＰＭＯＳトランジスタ２１１と抵抗２１３との接点ＰＲ０の電位は（ＶＴＴ＋ＶＤＤＬ／２）となり、この接点ＮＲ０の電位がバイアス電圧として出力される。
図８は図４に示すバイアス回路２１０の第２の構成例である。図８の構成は、図７の構成に一部、修正および追加を行ったものであり、図７と共通の構成要素には図７と同一の符号を付している。２２１，２２９はＰＭＯＳトランジスタ、２２２，２２８はＮＭＯＳトランジスタ、２２０，２２４〜２２６は抵抗、２２７はアンプ回路である。。
抵抗２２５，２２６は電源電圧ＶＤＤＨを分圧し、基準電位ＶＴＴを生成する。生成された基準電位ＶＴＴは接続ノードＰＲ２に出力される（ただし、ＶＴＴ＝ＶＤＤＨ−ＰＲ２）。例えば、基準電位ＶＴＴをＶＤＤＨ／２に設定する場合は、抵抗２２５，２２６の抵抗値を互いに等しくすればよい。
ＮＭＯＳトランジスタ２２２のソースは接地されており、ドレインは抵抗２２４の一端と接続されている。抵抗２２４の他端は電源ＶＤＤＨに接続されている。アンプ回路２２７は、ＮＭＯＳトランジスタ２２２のドレインと接続されたドレインノードＰＦ２の電位と接続ノードＰＲ２の電位とが等しくなるように、ＮＭＯＳトランジスタ２２２のゲート電位を制御する。これにより、ドレインノードＰＦ２の電位が（ＶＤＤＨ−ＶＴＴ）になる。ＮＭＯＳトランジスタ２２２を流れる電流は抵抗２２４を流れる電流と等しく、抵抗２２４の両端の電位差はＶＴＴである。すなわち、ＮＭＯＳトランジスタ２２２を流れる電流は抵抗２２４に対してＶＴＴの電位降下を発生させる。
アンプ回路２２７の出力に、ＮＭＯＳトランジスタ２２８のゲートに接続されたゲートノードＰＧ２が接続されており、ＮＭＯＳトランジスタ２２２の電流がＰＭＯＳトランジスタ２２９からなる電流源に折り返されている。そして、ＰＭＯＳトランジスタ２２１はＰＭＯＳトランジスタ２２９とミラー関係になるように配置されている。負荷回路としての抵抗２２０の一端は接地されている。ＰＭＯＳトランジスタ２１１，２２１は、ドレインが抵抗２２０の他端と接続され、ソースが電源ＶＤＤＨと接続されている。ＰＭＯＳトランジスタ２２１を流れる電流は抵抗２２０にＶＴＴの電位降下を発生させる。この結果、ＰＭＯＳトランジスタ２１１，２２１のドレイン電位、すなわちＰＭＯＳトランジスタ２１１，２２１と抵抗２２０との接点ＰＲ０の電位は、（ＶＤＤＬ／２＋ＶＴＴ）となる。接点ＰＲ０の電位がバイアス電圧として出力される。
なお、本実施形態では、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２を用いて終端ノードＮ１を終端するものとしたが、これに限られるものではない。すなわち、終端ノードＮ１の電位が第１の電位よりも低くなったときインピーダンスが低下する接続素子であれば、ＮＭＯＳトランジスタ４１の代わりに用いることができるし、終端ノードＮ１の電位が第２の電位よりも高くなったときインピーダンスが低下する接続素子であれば、ＰＭＯＳトランジスタ４２の代わりに用いることができる。
（実施形態２）
実施形態１では、入力信号ＣＩＮの振幅がＶＤＤＬである場合について説明を行った。しかしながら、実際の機器間通信を考慮すると、入力信号ＣＩＮの振幅は必ずしも一定ではなく、ばらつきがある。したがって、信号電位変換回路に接続される対象機器に応じて、制御電位ＮＢＩＡＳ，ＰＢＩＡＳを調整した方がよい場合がある。そこで本実施形態では、入力信号ＣＩＮの電位に応じて、制御電位ＮＢＩＡＳ，ＰＢＩＡＳを調整可能とする構成について説明する。
図９は実施形態２に係る信号電位変換回路の構成を示す図である。図９において、５００は入力信号ＣＩＮの電位をモニタし、モニタした結果に応じた調整信号ＮＢＣＮＴ，ＰＢＣＮＴを出力する検知回路としてのＡＤ変換器（ＡＤＣ）である。終端回路４０Ａにおいて、制御電位発生回路３００（図ではＮＢＧと表記）は調整信号ＮＢＣＮＴに従って制御電位ＮＢＩＡＳを生成し、制御電位発生回路４００（図ではＰＢＧと表記）は調整信号ＰＢＣＮＴに従って制御電位ＰＢＩＡＳを生成する。コンデンサ２０、終端回路４０ＡおよびＡＤＣ５００によって、本実施形態に係る信号電位変換回路が構成されている。
制御電位発生回路３００は、例えば図３と同様に構成し、バイアス回路１１０を図１０のような構成とすればよい。図１０において、１４１〜１４８はＮＭＯＳトランジスタからなる電流源、１５１〜１５８は各電流源１４１〜１４８をノードＮＲ０に接続するか否かを切り替えるためのＮＭＯＳトランジスタからなるスイッチ、１３０は抵抗からなる負荷回路である。図１０の構成では、負荷回路１３０に流れる電流を調整することによって、ノードＮＲ０の電位を調整することができる。
ここで、ＡＤＣ５００は入力信号ＣＩＮの振幅の最大値と最小値を検知し、検知した最小値に応じて調整信号ＮＢＣＮＴを出力するとともに、検知した最大値に応じて調整信号ＰＢＣＮＴを出力するものとする。例えば、調整信号ＮＢＣＮＴを８ビットのバイナリコードとし、各電流源１４１〜１４８の電流を調整信号ＮＢＣＮＴの各ビットに対応した値（２のべき乗値）に設定する。例えば、ＮＭＯＳトランジスタ１４１のサイズを１としたとき、ＮＭＯＳトランジスタ１４２〜１４８のサイズを２，４，８，…，１２８というように設定する。これにより、負荷回路１３０に流れる電流を、入力信号ＣＩＮの最小値に応じて８ビットの分解能で設定できる。負荷回路１３０において、設定された電流値に応じて電圧降下が発生し、これにより、基準電位ＶＴＴから所定の電位だけ低いバイアス電圧がノードＮＲ０から出力される。
なお、図１０では、入力信号ＣＩＮの振幅に応じた設定電圧をノードＮＲ０から出力する構成としたが、この代わりに例えば、図５におけるノードＮＲ１の電圧を入力信号ＣＩＮの振幅に応じて調整する構成としてもよい。また例えば、図６に示すバイアス回路において、ＮＭＯＳトランジスタ１１１の代わりに、図１０に示す電流源１４１〜１４８とスイッチ１５１〜１５８を適用してもよい。
なお、図９における制御電圧発生回路４００に関しては、例えば図４と同様に構成し、図１０の構成を変形してバイアス回路２１０を構成することによって、容易に実現可能である。例えば、ＮＭＯＳトランジスタからなる電流源によって生成された電流をＰＭＯＳトランジスタによって折り返し、これを終端抵抗に流し込むように構成すればよい。あるいは、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えるとともに、電源および信号の極性を逆にすればよい。
また、本実施形態で用いるバイアス回路の構成は、図１０のような複数の電流源を用いた構成に限られるものではない。例えば、図５の構成において、抵抗１１５，１１６の抵抗比をＡＤＣ３００によって検知した入力信号ＣＩＮの振幅に応じて調整可能とした構成としてもよい。
（実施形態３）
図１１は実施形態３に係る信号電位変換回路の構成を示す図である。図１１において、６００は受信回路１０の出力信号ＯＵＴを判別する判別回路、７００は判別回路６００による判別結果を受け、この判別結果に応じた調整信号ＮＢＣＮＴ，ＰＢＣＮＴを出力する調整回路である。コンデンサ２０、終端回路４０Ａ、判別回路６００および調整回路７００によって、本実施形態に係る信号電位変換回路が構成されている。
信号ＩＮの振幅に対して最適になるように制御電位ＮＢＩＡＳ，ＰＢＩＡＳを調整する目的は、受信回路１０から出力される信号ＯＵＴに関し、データパターンに依存したジッタを抑制することである。よって、出力信号ＯＵＴを観測し、そのジッタが最小となるように制御電位ＮＢＩＡＳ，ＰＢＩＡＳを調整すればよい。すなわち、調整回路７００は、実施形態２で示したＡＤＣ５００と同様に、調整信号ＮＢＣＮＴ，ＰＢＣＮＴを出力して制御電圧発生回路３００，４００を制御する。調整信号ＮＢＣＮＴ，ＰＢＣＮＴを少しずつ変化させ、変化させる毎に判別回路６００によって判別されたデータが正しいか否かを判定し、判定が最も安定する調整信号ＮＢＣＮＴ，ＰＢＣＮＴの設定値を探索する。これにより、出力信号ＯＵＴのジッタを抑制することが可能となる。
なお、調整信号ＮＢＣＮＴ，ＰＢＣＮＴの設定値を探索する機能は、必ずしも調整回路７００に持たせる必要はない。外部から調整信号ＮＢＣＮＴ，ＰＢＣＮＴの値を設定できる機能があれば、例えばソフトウェアによる制御によって、判別回路６００によって判別されたデータの正誤結果と調整信号ＮＢＣＮＴ，ＰＢＣＮＴの設定値の関係を利用して、出力信号ＯＵＴのジッタが抑制されるように調整信号ＮＢＣＮＴ，ＰＢＣＮＴの値を設定することが可能である。
なお、ここでは、判別回路６００は出力信号ＯＵＴを判別する回路として説明を行ったが、これに限られるものではなく、例えば、基準時間と出力信号ＯＵＴの位相とを比較する回路でもよい。この場合は、位相比較結果が安定するように調整信号ＮＢＣＮＴ，ＰＢＣＮＴの設定値を探索すればよい。
本発明に係る信号電位変換回路では、終端ノードの電位を、減衰することを防ぎつつ、所定の範囲に規定することができるので、例えば、高速インターフェース回路に用いるのに有効である。
ＣＩＮ 入力信号
Ｎ１ 終端ノード
ＮＢＩＡＳ，ＰＢＩＡＳ 制御電位
ＮＢＣＮＴ，ＰＢＣＮＴ 調整信号
１０ 受信回路
２０ コンデンサ
４０，４０Ａ 終端回路
４１ ＮＭＯＳトランジスタ（第１の接続素子）
４２ ＰＭＯＳトランジスタ（第２の接続素子）
１００ 制御電位発生回路
１０１ ＮＭＯＳトランジスタ
１０２ 負荷回路
１１０ バイアス回路
１１１ ＮＭＯＳトランジスタ
１１３ 負荷回路
１２０ 負荷回路
１２１ ＮＭＯＳトランジスタ
２００ 制御電位発生回路
２０１ ＰＭＯＳトランジスタ
２０２ 負荷回路
２１０ バイアス回路
２１１ ＰＭＯＳトランジスタ
２１３ 負荷回路
２２０ 負荷回路
２２１ ＰＭＯＳトランジスタ
３００ 制御電位発生回路
４００ 制御電位発生回路
５００ ＡＤＣ（検知回路）
６００ 判別回路
７００ 調整回路
本発明は、異電位信号の受け渡しのために、入力信号の電位を変換する信号電位変換回路に関する。
最近のトランジスタは、微細化に伴い、動作電圧の低電圧化が進んでいる。一方、外部インターフェースに関しては電圧規格が決まっており、集積回路は、旧来のデバイスとも接続できるように、例えば５Ｖや３．３Ｖで動作させなければならない。このため、微細トランジスタで駆動される信号と例えば５Ｖや３．３Ｖで駆動される信号とのやりとりのために、レベルシフト回路（信号電位変換回路）が用いられる。特に、高速信号の伝達のためには、コンデンサと抵抗を用いたＡＣ結合回路が有効である。
特許文献１には、ＡＣ結合を用いた信号電位変換回路の一例として、アンプにオフセット入力を持たせ、入力信号の電位差をもってアンプをオフセットすることによって、出力データを正しく保持できる構成が開示されている。
特許第４０７６０７９号公報
図１２はＡＣ結合を用いた一般的な信号電位変換回路を示す図であり、（ａ）は回路構成、（ｂ）はその動作を示す。図１２において、駆動回路５１は低電圧電源ＶＤＤＬによって動作しており、その出力信号ＣＩＮの振幅はＶＤＤＬである。受信回路５４は適正に動作するポイントにバイアスされており、信号ＩＮを受けて振幅ＶＤＤＨの出力信号ＯＵＴを出力する。すなわち受信回路５４は、基準電位ＶＴＴに対して信号ＩＮの電圧が高いか低いかに応じて、出力信号ＯＵＴの電圧をＶＤＤＨまたは０Ｖにする。
コンデンサ５２は終端抵抗５３によって基準電位ＶＴＴに終端されている。コンデンサ５２の容量値が負荷容量より十分に大きい場合は、信号ＩＮの電位は信号ＣＩＮの変化に応じて、基準電位ＶＴＴを基準として振幅ＶＤＤＬで変化する。
しかしながら図１２の構成では、信号ＩＮの電位はコンデンサ２０の容量値と終端抵抗４０の抵抗値に応じて、遷移後徐々に基準電位ＶＴＴに漸近する。このため、例えば同じデータ値が長期間続いて信号遷移の間隔が長くなると、信号ＩＮの電位に電圧降下が起こってしまう。そして信号遷移波形が傾きを持っている場合には、信号ＩＮが基準電位ＶＴＴと交差する時間は信号遷移直前の電位に依存することになる。すなわち、信号ＣＩＮのデータパターンに応じて、信号ＩＮが基準電位ＶＴＴと交差する時間にずれが生じることになり、これにより、変換後の出力信号ＯＵＴにジッタが発生してしまう。この問題は、信号遷移波形の傾きを考慮する必要が高い、例えばＧＨｚオーダーの超高速動作において、より顕著となる。
一方、特許文献１では、入力信号の電位差でもってアンプをオフセットすることによって、たとえ終端抵抗によって入力電位差が減衰しても出力データを正しく保持できるようにしている。しかしながら、信号遷移波形が傾きを持っている場合には、特許文献１の構成では、変換後のデータ信号ＯＵＴのパルス幅が、入力信号ＩＮ，／ＩＮのパルス幅から変化してしまう。よって、特許文献１の構成でもデータパターン依存のジッタが発生してしまい、上述した問題の解決とはならない。
前記の問題に鑑み、本発明は、信号電位変換回路について、変換後の信号にジッタが発生しないように、終端ノードの電位を減衰させない構成を提供することを目的とする。
本発明の一態様では、信号電位変換回路は、入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、前記終端ノードの電位を受ける終端回路とを備え、前記終端回路は、第１の電源と前記終端ノードとの間に設けられた第１の接続素子と、前記終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、前記第１の接続素子は、前記終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、前記第２の接続素子は、前記終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものである。
この態様によると、終端ノードの電位が第１の電位よりも低くなったときは、第１の電源と終端ノードとの間に設けられた第１の接続素子のインピーダンスが低下し、終端ノードの電位が引き上げられる。一方、終端ノードの電位が第２の電位よりも高くなったときは、終端ノードと第２の電源との間に設けられた第２の接続素子のインピーダンスが低下し、終端ノードの電位が引き下げられる。これにより、終端ノードの電位が第１の電位から第２の電位までの範囲に規定される。しかも、終端ノードの電位が第１の電位から第２の電位までの範囲内にあるときは、第１および第２の接続素子のインピーダンスは低下せず、電流が流れない。したがって、終端ノードの電位は減衰しない。
本発明によると、終端ノードの電位を、減衰することを防ぎつつ、所定の範囲に規定することができる。これにより、変換後の信号にジッタが発生することを防止することが可能となる。
実施形態１に係る信号電位変換回路の構成を示す図である。 図１の信号電位変換回路の動作を示すタイミングチャートである。 図１における制御電位発生回路の構成例である。 図１における制御電位発生回路の構成例である。 図３におけるバイアス回路の第１の構成例である。 図３におけるバイアス回路の第２の構成例である。 図４におけるバイアス回路の第１の構成例である。 図４におけるバイアス回路の第２の構成例である。 実施形態２に係る信号電位変換回路の構成を示す図である。 図９の構成において用いられるバイアス回路の構成例である。 実施形態３に係る信号電位変換回路の構成を示す図である。 ＡＣ結合を用いた一般的な信号電位変換回路の構成を示す図である。
以下の実施形態では、特に問題のない限りにおいて、電源とその電源電圧について同一の符号を用いて説明を行っている。
（実施形態１）
図１は実施形態１に係る信号電位変換回路とその前後の回路構成を示す図である。図１に示す信号電位変換回路はＡＣ結合を利用したものである。図１において、１０は終端ノードＮ１の信号ＩＮを受信し、出力信号ＯＵＴを生成する受信回路、２０は入力信号ＣＩＮが一端に与えられるとともに他端が終端ノードＮ１と接続されたコンデンサ、３０は入力信号ＣＩＮを駆動する信号駆動回路、４０は終端ノードＮ１の電位（信号ＩＮ）を受ける終端回路である。コンデンサ２０および終端回路４０によって、本実施形態に係る信号電位変換回路が構成されている。図２は図１に示す信号電位変換回路の動作を示すタイミングチャートである。
信号駆動回路３０は、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮを出力する。受信回路１０は、電源電圧ＶＤＤＨが印加されており、基準電位ＶＴＴに対する信号ＩＮの電位を増幅して、振幅がＶＤＤＨの出力信号ＯＵＴを生成する。受信回路１０が適正に動作するためには、信号ＩＮが基準電位ＶＴＴを中心にして振幅している必要がある。終端回路４０は、信号ＩＮが基準電位ＶＴＴを中心にして振幅する信号になるように、信号電位の変更を行う機能を有する。
終端回路４０は具体的には、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮ１に接続されたＮＭＯＳトランジスタ４１と、ドレインが第２の電源としての接地電源に接続されるとともに、ソースが終端ノードＮ１に接続されたＰＭＯＳトランジスタ４２とを備えている。すなわち、第１の接続素子としてのＮＭＯＳトランジスタ４１、および第２の接続素子としてのＰＭＯＳトランジスタ４２がそれぞれ、受信回路１０の入力ノードを終端している。ＮＭＯＳトランジスタ４１のゲートには、制御電位発生回路１００（図ではＮＢＧと表記）によって生成された制御電位ＮＢＩＡＳが与えられており、ＰＭＯＳトランジスタ４２のゲートには、制御電位発生回路２００（図ではＰＢＧと表記）によって生成された制御電位ＰＢＩＡＳが与えられている。
本実施形態では、図２に示すように、信号ＩＮの電位が（ＶＴＴ−ＶＤＤＬ／２）より下がったときＮＭＯＳトランジスタ４１がＯＮとなるように、制御電位発生回路１００は制御電位ＮＢＩＡＳを制御している。また、信号ＩＮの電位が（ＶＴＴ＋ＶＤＤＬ／２）より上がったときＰＭＯＳトランジスタ４２がＯＮとなるように、制御電位発生回路２００は制御電位ＰＢＩＡＳを制御している。
課題の項で説明したように、終端抵抗を用いて基準電位ＶＴＴに終端した場合は、終端抵抗の値とコンデンサの値とによる時定数でもって信号電位が減衰してしまう。このため、同一データが長く続く場合や伝送レートが遅い場合には、信号の振幅はＶＤＤＬであっても、その中心が基準電位ＶＴＴとはならない。このため、受信回路１０が必ずしも適正に動作しない。
これに対して本実施形態では、信号ＩＮの電位が第１の電位としての（ＶＴＴ−ＶＤＤＬ／２）より下がったときは、ＮＭＯＳトランジスタ４１がＯＮとなることによって、信号ＩＮの電位が引き上げられる。一方、信号ＩＮの電位が第２の電位としての（ＶＴＴ＋ＶＤＤＬ／２）より上がったときは、ＰＭＯＳトランジスタ４２がＯＮとなることによって、信号ＩＮの電位が引き下げられる。すなわち、信号ＩＮを、基準電位ＶＴＴを中心として振幅ＶＤＤＬで確実に遷移させることができる。このため、入力信号ＣＩＮを、そのデータ幅を変化させることなく、確実にレベル変換することが可能となる。
しかも、信号ＩＮの電位が（ＶＴＴ−ＶＤＤＬ／２）から（ＶＴＴ＋ＶＤＤＬ／２）までの範囲内にあるときは、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２はいずれもＯＦＦであり、電流は流れない。すなわち、信号ＩＮに関して電流負荷が発生せず、電位の低下は生じない。
なお、図１では単相信号をレベル変換する構成を示したが、差動信号をレベル変換する場合には、差動信号のそれぞれを終端回路４０によって終端すればよい。差動信号はデータ長やデータレートによらず減衰しないので、終端回路４０によって、遷移開始から差動信号が交差するまでの時間が一定化され、出力信号ＯＵＴのジッタを抑えることができる。
また、ＶＤＤＬとＶＤＤＨの電位に関しては、その高低によらず、本実施形態の構成を適用することが可能である。すなわち、ＶＤＤＬが低くＶＤＤＨが高い場合、例えばＶＤＤＬ＝１．２Ｖ、ＶＤＤＨ＝３．３Ｖの場合は、基準電位ＶＴＴを電圧ＶＤＤＨの中間付近に設定することによって、受信回路１０の感度を高めて高速動作を達成するという効果が得られる。
また、ＶＤＤＬが高くＶＤＤＨが低い場合でも、本実施形態の構成は有効である。例えばＶＤＤＬ＝３．３Ｖ、ＶＤＤＨ＝１．２Ｖの場合で、オープンドレイン回路のように入力信号ＣＩＮを３．３Ｖにクランプする構成では、入力信号ＣＩＮの振幅はクランプ効果によって１．２Ｖ以下にできる。ただし、入力信号ＣＩＮの最高電位が３．３Ｖなので、これを低電圧トランジスタで直接受けることはできない。そこで、本実施形態に係る信号電位変換回路を適用して、基準電位ＶＴＴをＶＤＤＨの中間付近に設定することによって、受信回路１０を低電圧トランジスタで構成することが可能となる。
また、ここでは、信号ＩＮの下限を定める第１の電位を（ＶＴＴ−ＶＤＤＬ／２）とし、信号ＩＮの上限を定める第２の電位を（ＶＴＴ＋ＶＤＤＬ／２）としたが、第１および第２の電位の設定はこれに限られるものではない。例えば、基準電位ＶＴＴに対して信号ＩＮにオフセットをつけるために、第１および第２の電位の中間電位と基準電位ＶＴＴとが異なるように、第１および第２の電位を設定してもよい。
また、本実施形態の構成は、特に、高速信号の伝達を行う場合に有効である。特に、数ＧＨｚ以上（例えば、３〜６ＧＨｚ以上）の信号を伝達する場合には、従来の信号電位変換回路では十分に機能し得ないことが予想され、本実施形態の構成は非常に有効となると考えられる。
（制御電位発生回路の構成）
図３は図１に示す制御電位発生回路１００の構成例である。図３において、１１０は所定電位を生成出力するバイアス回路、１０１はドレインが電源ＶＤＤＨと接続された第２のＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタ、１０２は一端がＮＭＯＳトランジスタ１０１のソースと接続され、他端が接地電源と接続された負荷回路、１０３はバイアス回路１１０の出力ノードＮＲ０とＮＭＯＳトランジスタ１０１のソースと接続されたソースノードＮＦ０とが入力に接続され、出力がＮＭＯＳトランジスタ１０１のゲートに接続されたアンプ回路である。
バイアス回路１１０はここでは、基準電位ＶＴＴに対してＶＤＤＬ／２だけ低い電位（ＶＴＴ−ＶＤＤＬ／２）を発生している。アンプ回路１０３はバイアス回路１１０の出力ノード電位とＮＭＯＳトランジスタ１０１のソース電位とを比較し、これらの電位が等しくなるようにＮＭＯＳトランジスタ１０１のゲート電位を制御する。アンプ回路１０３によって制御されたＮＭＯＳトランジスタ１０１のゲート電位が、制御電位ＮＢＩＡＳとして出力される。ＮＭＯＳトランジスタ１０１のソース電位が（ＶＴＴ−ＶＤＤＬ／２）となっているので、負荷回路１０２の抵抗値を十分に高くすれば、ＮＭＯＳトランジスタ１０１がごく僅かにＯＮとなっている状態にすることができる。
ＮＭＯＳトランジスタ１０１と終端回路４０を構成するＮＭＯＳトランジスタ４１とは、ドレイン電圧が互いに等しく（ここでは電源電圧ＶＤＤＨ）、また、しきい値電圧も互いに等しいものとする。この場合には、信号ＩＮの電圧が（ＶＴＴ−ＶＤＤＬ／２）よりも低くなろうとすると、ＮＭＯＳトランジスタ４１がＯＮとなって急激に電流が流れる。このため、信号ＩＮの電位は（ＶＴＴ−ＶＤＤＬ／２）よりほとんど低くならない。すなわち、図３のような構成によって、信号ＩＮの電位が（ＶＴＴ−ＶＤＤＬ／２）より下がったときＮＭＯＳトランジスタ４１がＯＮとなるように制御電位ＮＢＩＡＳを制御する制御電位発生回路１００が実現される。
図４は図１に示す制御電位発生回路２００の構成例である。制御電位発生回路２００に関しては、図３に示す制御電位発生回路１００の構成に対し、ＮＭＯＳトランジスタ１０１をＰＭＯＳトランジスタ２０１に置換え、電源と接地に対する負荷回路２０２の配置位置を逆にするとともに、バイアス回路２１０から出力するバイアス電圧を（ＶＴＴ＋ＶＤＤＬ／２）とすればよい。アンプ回路２０３はバイアス回路２１０の出力ノードＰＲ０とＰＭＯＳトランジスタ２０１のソースと接続されたソースノードＰＦ０とが入力に接続され、出力がＰＭＯＳトランジスタ２０１のゲートに接続されている。
アンプ回路２０３はバイアス回路２１０の出力ノード電位とＰＭＯＳトランジスタ２０１のソース電位とを比較し、これらの電位が等しくなるようにＰＭＯＳトランジスタ２０１のゲート電位を制御する。アンプ回路２０３によって制御されたＰＭＯＳトランジスタ２０１のゲート電位が、制御電位ＰＢＩＡＳとして出力される。図４のような構成によって、信号ＩＮの電位が（ＶＴＴ＋ＶＤＤＬ／２）より上がったときＰＭＯＳトランジスタ４２がＯＮとなるように制御電位ＰＢＩＡＳを制御する制御電位発生回路２００が実現される。
（バイアス回路の構成）
図５は図３に示すバイアス回路１１０の第１の構成例である。図５において、１１１，１１２はＮＭＯＳトランジスタ、１１３〜１１６は抵抗、１１７はアンプ回路である。
抵抗１１５，１１６は電源電圧ＶＤＤＬを分圧し、分圧後の電位は接続ノードＮＲ１に出力される。抵抗１１５，１１６の抵抗値を互いに等しくすると、接続ノードＮＲ１の電位はＶＤＤＬ／２となる。
ＮＭＯＳトランジスタ１１２のソースは接地されており、ドレインは抵抗１１４の一端と接続されている。抵抗１１４の他端は電源ＶＤＤＬに接続されている。アンプ回路１１７は、ＮＭＯＳトランジスタ１１２のドレインと接続されたドレインノードＮＦ１の電位と接続ノードＮＲ１の電位とが等しくなるように、ＮＭＯＳトランジスタ１１２のゲート電位を制御する。これにより、ドレインノードＮＦ１の電位がＶＤＤＬ／２になる。ＮＭＯＳトランジスタ１１２を流れる電流は抵抗１１４を流れる電流と等しく、抵抗１１４の両端の電位差はＶＤＤＬ／２である。すなわち、ＮＭＯＳトランジスタ１１２を流れる電流は抵抗１１４に対してＶＤＤＬ／２の電位降下を発生させる。
ＮＭＯＳトランジスタ１１１および抵抗１１３は、ＮＭＯＳトランジスタ１１２および抵抗１１４とミラー関係になるように配置されている。負荷回路としての抵抗１１３の一端は基準電位ＶＴＴを供給する電源と接続されている。ＮＭＯＳトランジスタ１１１は、ドレインが抵抗１１３の他端と接続され、ソースが接地されている。アンプ回路１１７の出力に、ＮＭＯＳトランジスタ１１１のゲートに接続されたゲートノードＮＧ１が接続されているため、ＮＭＯＳトランジスタ１１１を流れる電流は抵抗１１３にＶＤＤＬ／２の電位降下を発生させる。基準電位ＶＴＴを供給する電源が抵抗１１３に接続されているので、ＮＭＯＳトランジスタ１１１のドレイン電位、すなわちＮＭＯＳトランジスタ１１１と抵抗１１３との接点ＮＲ０の電位は（ＶＴＴ−ＶＤＤＬ／２）となる。接点ＮＲ０の電位がバイアス電圧として出力される。
なお、図５では、ＮＭＯＳトランジスタ１１２のドレインノードＮＦ１の電位と抵抗１１５，１１６の接続ノードＮＲ１の電位とを比較する構成としたが、ＮＭＯＳトランジスタ１１２の代わりにＰＭＯＳトランジスタを用い、抵抗とＰＭＯＳトランジスタの配置が電源に対して逆になるように構成して、ＶＤＤＬ／２に応じた電流を生成する構成としてもよい。ただし、この場合は、ＰＭＯＳトランジスタのソース電位を基準電位ＶＴＴより高く設定する必要がある。
図６は図３に示すバイアス回路１１０の第２の構成例である。図６の構成は、図５の構成に一部、修正および追加を行ったものであり、図５と共通の構成要素には図５と同一の符号を付している。１２１，１２２はＮＭＯＳトランジスタ、１２０，１２４〜１２６は抵抗、１２７はアンプ回路である。
抵抗１２５，１２６は電源電圧ＶＤＤＨを分圧し、基準電位ＶＴＴを生成する。生成された基準電位ＶＴＴは接続ノードＮＲ２に出力される。例えば、基準電位ＶＴＴをＶＤＤＨ／２に設定する場合は、抵抗１２５，１２６の抵抗値を互いに等しくすればよい。
ＮＭＯＳトランジスタ１２２のソースは接地されており、ドレインは抵抗１２４の一端と接続されている。抵抗１２４の他端は電源ＶＤＤＨに接続されている。アンプ回路１２７は、ＮＭＯＳトランジスタ１２２のドレインと接続されたドレインノードＮＦ２の電位と接続ノードＮＲ２の電位とが等しくなるように、ＮＭＯＳトランジスタ１２２のゲート電位を制御する。これにより、ドレインノードＮＦ２の電位がＶＴＴになる。ＮＭＯＳトランジスタ１２２を流れる電流は抵抗１２４を流れる電流と等しく、抵抗１２４の両端の電位差は（ＶＤＤＨ−ＶＴＴ）である。すなわち、ＮＭＯＳトランジスタ１２２を流れる電流は抵抗１２４に対して（ＶＤＤＨ−ＶＴＴ）の電位降下を発生させる。
ＮＭＯＳトランジスタ１２１はＮＭＯＳトランジスタ１２２とミラー関係になるように配置されている。抵抗１２０は抵抗１１４，１２４との関係が、ＮＭＯＳトランジスタ１１１，１１２のミラー関係およびＮＭＯＳトランジスタ１２１，１２２のミラー関係に応じて設定されている。負荷回路としての抵抗１２０の一端は電源ＶＤＤＨと接続されている。ＮＭＯＳトランジスタ１１１，１２１は、ドレインが抵抗１２０の他端と接続され、ソースが接地されている。アンプ回路１２７の出力に、ＮＭＯＳトランジスタ１２１のゲートに接続されたゲートノードＮＧ２が接続されているため、ＮＭＯＳトランジスタ１２１を流れる電流は抵抗１２０に（ＶＤＤＨ−ＶＴＴ）の電位降下を発生させる。この結果、ＮＭＯＳトランジスタ１１１，１２１のドレイン電位、すなわちＮＭＯＳトランジスタ１１１，１２１と抵抗１２０との接点ＮＲ０の電位は、
ＶＤＤＨ−（ＶＤＤＨ−ＶＴＴ）−ＶＤＤＬ／２
＝ＶＴＴ−ＶＤＤＬ／２
となる。接点ＮＲ０の電位がバイアス電圧として出力される。
図４に示すバイアス回路２１０も、図５および図６の構成と同様に実現することができる。
図７は図４に示すバイアス回路２１０の第１の構成例である。図７において、２１１，２１９はＰＭＯＳトランジスタ、２１２，２１８はＮＭＯＳトランジスタ、２１３〜２１６は抵抗、２１７はアンプ回路である。
抵抗２１５，２１６は電源電圧ＶＤＤＬを分圧し、分圧後の電位は接続ノードＰＲ１に出力される。抵抗２１５，２１６の抵抗値を互いに等しくすると、接続ノードＰＲ１の電位はＶＤＤＬ／２となる。
アンプ回路２１７は、ＮＭＯＳトランジスタ２１２のドレインと接続されたドレインノードＰＦ１の電位と接続ノードＰＲ１の電位とが等しくなるように、ＮＭＯＳトランジスタ２１２のゲート電位を制御する。ＮＭＯＳトランジスタ２１２を流れる電流は抵抗２１４に対してＶＤＤＬ／２の電位降下を発生させる。
アンプ回路２１７の出力に、ＮＭＯＳトランジスタ２１８のゲートに接続されたゲートノードＰＧ１が接続されており、ＮＭＯＳトランジスタ２１２の電流がＰＭＯＳトランジスタ２１９からなる電流源に折り返されている。そして、このＰＭＯＳトランジスタ２１９とミラー関係となるＰＭＯＳトランジスタ２１１のドレインが、抵抗２１４とミラー関係となる抵抗２１３を介して電源ＶＴＴと接続されている。すなわち、負荷回路としての抵抗２１３の一端は基準電位ＶＴＴを供給する電源と接続されている。ＰＭＯＳトランジスタ２１１は、ドレインが抵抗２１３の他端と接続され、ソースが電源ＶＴＴよりも電源電圧が高い電源ＶＤＤＬと接続されている。これにより、ＰＭＯＳトランジスタ２１１のドレイン電位、すなわちＰＭＯＳトランジスタ２１１と抵抗２１３との接点ＰＲ０の電位は（ＶＴＴ＋ＶＤＤＬ／２）となり、この接点ＰＲ０の電位がバイアス電圧として出力される。
図８は図４に示すバイアス回路２１０の第２の構成例である。図８の構成は、図７の構成に一部、修正および追加を行ったものであり、図７と共通の構成要素には図７と同一の符号を付している。２２１，２２９はＰＭＯＳトランジスタ、２２２，２２８はＮＭＯＳトランジスタ、２２０，２２４〜２２６は抵抗、２２７はアンプ回路である。。
抵抗２２５，２２６は電源電圧ＶＤＤＨを分圧し、基準電位ＶＴＴを生成する。生成された基準電位ＶＴＴは接続ノードＰＲ２に出力される（ただし、ＶＴＴ＝ＶＤＤＨ−ＰＲ２）。例えば、基準電位ＶＴＴをＶＤＤＨ／２に設定する場合は、抵抗２２５，２２６の抵抗値を互いに等しくすればよい。
ＮＭＯＳトランジスタ２２２のソースは接地されており、ドレインは抵抗２２４の一端と接続されている。抵抗２２４の他端は電源ＶＤＤＨに接続されている。アンプ回路２２７は、ＮＭＯＳトランジスタ２２２のドレインと接続されたドレインノードＰＦ２の電位と接続ノードＰＲ２の電位とが等しくなるように、ＮＭＯＳトランジスタ２２２のゲート電位を制御する。これにより、ドレインノードＰＦ２の電位が（ＶＤＤＨ−ＶＴＴ）になる。ＮＭＯＳトランジスタ２２２を流れる電流は抵抗２２４を流れる電流と等しく、抵抗２２４の両端の電位差はＶＴＴである。すなわち、ＮＭＯＳトランジスタ２２２を流れる電流は抵抗２２４に対してＶＴＴの電位降下を発生させる。
アンプ回路２２７の出力に、ＮＭＯＳトランジスタ２２８のゲートに接続されたゲートノードＰＧ２が接続されており、ＮＭＯＳトランジスタ２２２の電流がＰＭＯＳトランジスタ２２９からなる電流源に折り返されている。そして、ＰＭＯＳトランジスタ２２１はＰＭＯＳトランジスタ２２９とミラー関係になるように配置されている。負荷回路としての抵抗２２０の一端は接地されている。ＰＭＯＳトランジスタ２１１，２２１は、ドレインが抵抗２２０の他端と接続され、ソースが電源ＶＤＤＨと接続されている。ＰＭＯＳトランジスタ２２１を流れる電流は抵抗２２０にＶＴＴの電位降下を発生させる。この結果、ＰＭＯＳトランジスタ２１１，２２１のドレイン電位、すなわちＰＭＯＳトランジスタ２１１，２２１と抵抗２２０との接点ＰＲ０の電位は、（ＶＤＤＬ／２＋ＶＴＴ）となる。接点ＰＲ０の電位がバイアス電圧として出力される。
なお、本実施形態では、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２を用いて終端ノードＮ１を終端するものとしたが、これに限られるものではない。すなわち、終端ノードＮ１の電位が第１の電位よりも低くなったときインピーダンスが低下する接続素子であれば、ＮＭＯＳトランジスタ４１の代わりに用いることができるし、終端ノードＮ１の電位が第２の電位よりも高くなったときインピーダンスが低下する接続素子であれば、ＰＭＯＳトランジスタ４２の代わりに用いることができる。
（実施形態２）
実施形態１では、入力信号ＣＩＮの振幅がＶＤＤＬである場合について説明を行った。しかしながら、実際の機器間通信を考慮すると、入力信号ＣＩＮの振幅は必ずしも一定ではなく、ばらつきがある。したがって、信号電位変換回路に接続される対象機器に応じて、制御電位ＮＢＩＡＳ，ＰＢＩＡＳを調整した方がよい場合がある。そこで本実施形態では、入力信号ＣＩＮの電位に応じて、制御電位ＮＢＩＡＳ，ＰＢＩＡＳを調整可能とする構成について説明する。
図９は実施形態２に係る信号電位変換回路の構成を示す図である。図９において、５００は入力信号ＣＩＮの電位をモニタし、モニタした結果に応じた調整信号ＮＢＣＮＴ，ＰＢＣＮＴを出力する検知回路としてのＡＤ変換器（ＡＤＣ）である。終端回路４０Ａにおいて、制御電位発生回路３００（図ではＮＢＧと表記）は調整信号ＮＢＣＮＴに従って制御電位ＮＢＩＡＳを生成し、制御電位発生回路４００（図ではＰＢＧと表記）は調整信号ＰＢＣＮＴに従って制御電位ＰＢＩＡＳを生成する。コンデンサ２０、終端回路４０ＡおよびＡＤＣ５００によって、本実施形態に係る信号電位変換回路が構成されている。
制御電位発生回路３００は、例えば図３と同様に構成し、バイアス回路１１０を図１０のような構成とすればよい。図１０において、１４１〜１４８はＮＭＯＳトランジスタからなる電流源、１５１〜１５８は各電流源１４１〜１４８をノードＮＲ０に接続するか否かを切り替えるためのＮＭＯＳトランジスタからなるスイッチ、１３０は抵抗からなる負荷回路である。図１０の構成では、負荷回路１３０に流れる電流を調整することによって、ノードＮＲ０の電位を調整することができる。
ここで、ＡＤＣ５００は入力信号ＣＩＮの振幅の最大値と最小値を検知し、検知した最小値に応じて調整信号ＮＢＣＮＴを出力するとともに、検知した最大値に応じて調整信号ＰＢＣＮＴを出力するものとする。例えば、調整信号ＮＢＣＮＴを８ビットのバイナリコードとし、各電流源１４１〜１４８の電流を調整信号ＮＢＣＮＴの各ビットに対応した値（２のべき乗値）に設定する。例えば、ＮＭＯＳトランジスタ１４１のサイズを１としたとき、ＮＭＯＳトランジスタ１４２〜１４８のサイズを２，４，８，…，１２８というように設定する。これにより、負荷回路１３０に流れる電流を、入力信号ＣＩＮの最小値に応じて８ビットの分解能で設定できる。負荷回路１３０において、設定された電流値に応じて電圧降下が発生し、これにより、基準電位ＶＴＴから所定の電位だけ低いバイアス電圧がノードＮＲ０から出力される。
なお、図１０では、入力信号ＣＩＮの振幅に応じた設定電圧をノードＮＲ０から出力する構成としたが、この代わりに例えば、図５におけるノードＮＲ１の電圧を入力信号ＣＩＮの振幅に応じて調整する構成としてもよい。また例えば、図６に示すバイアス回路において、ＮＭＯＳトランジスタ１１１の代わりに、図１０に示す電流源１４１〜１４８とスイッチ１５１〜１５８を適用してもよい。
なお、図９における制御電圧発生回路４００に関しては、例えば図４と同様に構成し、図１０の構成を変形してバイアス回路２１０を構成することによって、容易に実現可能である。例えば、ＮＭＯＳトランジスタからなる電流源によって生成された電流をＰＭＯＳトランジスタによって折り返し、これを終端抵抗に流し込むように構成すればよい。あるいは、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えるとともに、電源および信号の極性を逆にすればよい。
また、本実施形態で用いるバイアス回路の構成は、図１０のような複数の電流源を用いた構成に限られるものではない。例えば、図５の構成において、抵抗１１５，１１６の抵抗比をＡＤＣ３００によって検知した入力信号ＣＩＮの振幅に応じて調整可能とした構成としてもよい。
（実施形態３）
図１１は実施形態３に係る信号電位変換回路の構成を示す図である。図１１において、６００は受信回路１０の出力信号ＯＵＴを判別する判別回路、７００は判別回路６００による判別結果を受け、この判別結果に応じた調整信号ＮＢＣＮＴ，ＰＢＣＮＴを出力する調整回路である。コンデンサ２０、終端回路４０Ａ、判別回路６００および調整回路７００によって、本実施形態に係る信号電位変換回路が構成されている。
信号ＩＮの振幅に対して最適になるように制御電位ＮＢＩＡＳ，ＰＢＩＡＳを調整する目的は、受信回路１０から出力される信号ＯＵＴに関し、データパターンに依存したジッタを抑制することである。よって、出力信号ＯＵＴを観測し、そのジッタが最小となるように制御電位ＮＢＩＡＳ，ＰＢＩＡＳを調整すればよい。すなわち、調整回路７００は、実施形態２で示したＡＤＣ５００と同様に、調整信号ＮＢＣＮＴ，ＰＢＣＮＴを出力して制御電圧発生回路３００，４００を制御する。調整信号ＮＢＣＮＴ，ＰＢＣＮＴを少しずつ変化させ、変化させる毎に判別回路６００によって判別されたデータが正しいか否かを判定し、判定が最も安定する調整信号ＮＢＣＮＴ，ＰＢＣＮＴの設定値を探索する。これにより、出力信号ＯＵＴのジッタを抑制することが可能となる。
なお、調整信号ＮＢＣＮＴ，ＰＢＣＮＴの設定値を探索する機能は、必ずしも調整回路７００に持たせる必要はない。外部から調整信号ＮＢＣＮＴ，ＰＢＣＮＴの値を設定できる機能があれば、例えばソフトウェアによる制御によって、判別回路６００によって判別されたデータの正誤結果と調整信号ＮＢＣＮＴ，ＰＢＣＮＴの設定値の関係を利用して、出力信号ＯＵＴのジッタが抑制されるように調整信号ＮＢＣＮＴ，ＰＢＣＮＴの値を設定することが可能である。
なお、ここでは、判別回路６００は出力信号ＯＵＴを判別する回路として説明を行ったが、これに限られるものではなく、例えば、基準時間と出力信号ＯＵＴの位相とを比較する回路でもよい。この場合は、位相比較結果が安定するように調整信号ＮＢＣＮＴ，ＰＢＣＮＴの設定値を探索すればよい。
本発明に係る信号電位変換回路では、終端ノードの電位を、減衰することを防ぎつつ、所定の範囲に規定することができるので、例えば、高速インターフェース回路に用いるのに有効である。
ＣＩＮ 入力信号
Ｎ１ 終端ノード
ＮＢＩＡＳ，ＰＢＩＡＳ 制御電位
ＮＢＣＮＴ，ＰＢＣＮＴ 調整信号
１０ 受信回路
２０ コンデンサ
４０，４０Ａ 終端回路
４１ ＮＭＯＳトランジスタ（第１の接続素子）
４２ ＰＭＯＳトランジスタ（第２の接続素子）
１００ 制御電位発生回路
１０１ ＮＭＯＳトランジスタ
１０２ 負荷回路
１１０ バイアス回路
１１１ ＮＭＯＳトランジスタ
１１３ 負荷回路
１２０ 負荷回路
１２１ ＮＭＯＳトランジスタ
２００ 制御電位発生回路
２０１ ＰＭＯＳトランジスタ
２０２ 負荷回路
２１０ バイアス回路
２１１ ＰＭＯＳトランジスタ
２１３ 負荷回路
２２０ 負荷回路
２２１ ＰＭＯＳトランジスタ
３００ 制御電位発生回路
４００ 制御電位発生回路
５００ ＡＤＣ（検知回路）
６００ 判別回路
７００ 調整回路

Claims (12)

  1. 入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、
    前記終端ノードの電位を受ける終端回路とを備え、
    前記終端回路は、
    第１の電源と前記終端ノードとの間に設けられた第１の接続素子と、
    前記終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、
    前記第１の接続素子は、前記終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
    前記第２の接続端子は、前記終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものである
    ことを特徴とする信号電位変換回路。
  2. 請求項１記載の信号電位変換回路において、
    前記終端回路は、
    前記第１の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記終端ノードに接続された第１のＮＭＯＳトランジスタを備えており、かつ、
    前記第１のＮＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
    ことを特徴とする信号電位変換回路。
  3. 請求項２記載の信号電位変換回路において、
    前記制御電位発生回路は、
    前記第１の電位を生成出力するバイアス回路と、
    ドレインが前記第１の電源と接続された第２のＮＭＯＳトランジスタと、
    一端が前記第２のＮＭＯＳトランジスタのソースと接続され、他端が前記第２の電源と接続された第１の負荷回路とを備え、
    前記第２のＮＭＯＳトランジスタのソース電位が、前記バイアス回路から出力された前記第１の電位と等しくなるように、前記第２のＮＭＯＳトランジスタのゲート電位を制御し、このゲート電位を前記制御電位として出力するものである
    ことを特徴とする信号電位変換回路。
  4. 請求項３記載の信号電位変換回路において、
    前記バイアス回路は、
    一端が、基準電位を供給する第３の電源と接続された第２の負荷回路と、
    ドレインが前記第２の負荷回路の他端と接続され、かつ、ソースが前記第２の電源と接続された第３のＮＭＯＳトランジスタとを備え、
    前記第２の負荷回路における電圧降下が所定電圧となるように、前記第３のＮＭＯＳトランジスタのゲート電位を制御し、前記第３のＮＭＯＳトランジスタのドレイン電位を前記第１の電位として出力するものである
    ことを特徴とする信号電位変換回路。
  5. 請求項３記載の信号電位変換回路において、
    前記バイアス回路は、
    一端が、前記第１電源と接続された第２の負荷回路と、
    ドレインが前記第２の負荷回路の他端と接続され、かつ、ソースが前記第２の電源と接続された第３のＮＭＯＳトランジスタと、
    ドレインが前記第２の負荷回路の他端と接続され、かつ、ソースが前記第２の電源と接続された第４のＮＭＯＳトランジスタとを備え、
    前記第３のＮＭＯＳトランジスタを流れる電流による前記第２の負荷回路における電圧降下が所定電圧となるように、前記第３のＮＭＯＳトランジスタのゲート電位を制御するとともに、前記第４のＮＭＯＳトランジスタを流れる電流による前記第２の負荷回路における電圧降下が、前記第１電源の電源電圧から基準電位を減じた電圧となるように、前記第４のＮＭＯＳトランジスタのゲート電位を制御し、前記第３および第４のＮＭＯＳトランジスタのドレイン電位を前記第１の電位として出力するものである
    ことを特徴とする信号電位変換回路。
  6. 請求項１記載の信号電位変換回路において、
    前記終端回路は、
    前記第２の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記終端ノードに接続された第１のＰＭＯＳトランジスタを備えており、かつ、
    前記第１のＰＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
    ことを特徴とする信号電位変換回路。
  7. 請求項６記載の信号電位変換回路において、
    前記制御電位発生回路は、
    前記第２の電位を生成出力するバイアス回路と、
    ドレインが前記第２の電源と接続された第２のＰＭＯＳトランジスタと、
    一端が前記第２のＰＭＯＳトランジスタのソースと接続され、他端が前記第１の電源と接続された第１の負荷回路とを備え、
    前記第２のＰＭＯＳトランジスタのソース電位が、前記バイアス回路から出力された前記第２の電位と等しくなるように、前記第２のＰＭＯＳトランジスタのゲート電位を制御し、このゲート電位を前記制御電位として出力するものである
    ことを特徴とする信号電位変換回路。
  8. 請求項７記載の信号電位変換回路において、
    前記バイアス回路は、
    一端が、基準電位を供給する第３の電源と接続された第２の負荷回路と、
    ドレインが前記第２の負荷回路の他端と接続され、かつ、ソースが、電源電圧が前記第３の電源よりも高い第４の電源と接続された第３のＰＭＯＳトランジスタとを備え、
    前記第２の負荷回路における電圧降下が所定電圧となるように、前記第３のＰＭＯＳトランジスタのゲート電位を制御し、前記第３のＰＭＯＳトランジスタのドレイン電位を前記第２の電位として出力するものである
    ことを特徴とする信号電位変換回路。
  9. 請求項７記載の信号電位変換回路において、
    前記バイアス回路は、
    一端が、前記第２の電源と接続された第２の負荷回路と、
    ドレインが前記第２の負荷回路の他端と接続され、かつ、ソースが、電源電圧が前記第２の電源よりも高い第４の電源と接続された第３のＰＭＯＳトランジスタと、
    ドレインが前記第２の負荷回路の他端と接続され、かつ、ソースが前記第４の電源と接続された第４のＰＭＯＳトランジスタとを備え、
    前記第３のＰＭＯＳトランジスタを流れる電流による前記第２の負荷回路における電圧降下が所定電圧となるように、前記第３のＰＭＯＳトランジスタのゲート電位を制御するとともに、前記第４のＰＭＯＳトランジスタを流れる電流による前記第２の負荷回路における電圧降下が基準電位となるように、前記第４のＰＭＯＳトランジスタのゲート電位を制御し、前記第３および第４のＰＭＯＳトランジスタのドレイン電位を前記第２の電位として出力するものである
    ことを特徴とする信号電位変換回路。
  10. 請求項１記載の信号電位変換回路において、
    前記入力信号の振幅をＶＤＤＬ、変換後の信号の基準電位をＶＴＴとするとき、
    前記第１の電位は（ＶＴＴ−ＶＤＤＬ／２）であり、前記第２の電位は（ＶＴＴ＋ＶＤＤＬ／２）である
    ことを特徴とする信号電位変換回路。
  11. 請求項２または６において、
    前記入力信号の電位をモニタし、モニタした結果に応じた調整信号を出力する検知回路を備え、
    前記制御電位発生回路は、
    前記検知回路から出力された調整信号に応じて、前記制御電位を調整する機能を有している
    ことを特徴とする信号電位変換回路。
  12. 請求項２または６において、
    前記終端ノードの電位に応じて信号を出力する受信回路から出力された信号を、判別する判別回路と、
    前記判別回路による判別結果に応じた調整信号を出力する調整回路とを備え、
    前記制御電位発生回路は、
    前記調整回路から出力された調整信号に応じて、前記制御電位を調整する機能を有している
    ことを特徴とする信号電位変換回路。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5680572B2 (ja) 2012-01-16 2015-03-04 日立オートモティブシステムズ株式会社 物理量検出装置
KR102081565B1 (ko) * 2013-10-07 2020-02-26 삼성전자 주식회사 고정 기준 전압을 사용하는 신호 송수신 방법 및 그 장치
WO2015098039A1 (ja) 2013-12-25 2015-07-02 株式会社ソシオネクスト 信号電位変換回路
JP6455443B2 (ja) * 2013-12-25 2019-01-23 株式会社ソシオネクスト 信号電位変換回路
WO2015141146A1 (ja) * 2014-03-20 2015-09-24 日本電気株式会社 終端装置、終端制御方法、及び終端制御プログラムが記憶された記憶媒体
JP6524981B2 (ja) * 2016-07-29 2019-06-05 株式会社デンソー リンギング抑制回路
JP2021185650A (ja) * 2020-05-25 2021-12-09 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. インピーダンスキャリブレーション回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8900229A (nl) 1989-01-31 1990-08-16 Meco Equip Eng Inrichting voor het behandelen van strookvormige elementen.
JPH06125261A (ja) * 1992-10-13 1994-05-06 Mitsubishi Electric Corp 入力回路
JP3105435B2 (ja) * 1995-11-20 2000-10-30 沖電気工業株式会社 入力回路
KR0170999B1 (ko) * 1995-12-18 1999-03-30 양승택 작은 정현파 입력의 디지탈 논리레벨 변환회로
US5907251A (en) * 1996-11-22 1999-05-25 International Business Machines Corp. Low voltage swing capacitive bus driver device
JP3721117B2 (ja) 2001-10-29 2005-11-30 エルピーダメモリ株式会社 入出力回路と基準電圧生成回路及び半導体集積回路
US7113017B2 (en) * 2004-07-01 2006-09-26 Intersil Americas Inc. Floating gate analog voltage level shift circuit and method for producing a voltage reference that operates on a low supply voltage
JP4076079B2 (ja) 2003-01-08 2008-04-16 株式会社日立製作所 半導体集積回路装置および半導体集積回路
FR2901931A1 (fr) * 2006-05-31 2007-12-07 St Microelectronics Sa Circuit decaleur de niveau
US7511554B2 (en) * 2007-06-18 2009-03-31 Kabushiki Kaisha Toshiba Systems and methods for level shifting using AC coupling
TW200922140A (en) * 2007-11-15 2009-05-16 Tpo Displays Corp Level shifter, interface driving circuit and image displaying system
JP2009147430A (ja) * 2007-12-11 2009-07-02 Nec Electronics Corp バッファ回路
US7696806B2 (en) * 2008-02-21 2010-04-13 Richtek Technology Corporation Level shift circuit and method for the same
US7755400B2 (en) * 2008-05-29 2010-07-13 Texas Instruments Incorporated Systems and methods of digital isolation with AC/DC channel merging
US8174288B2 (en) * 2009-04-13 2012-05-08 International Business Machines Corporation Voltage conversion and integrated circuits with stacked voltage domains

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