JP2007166059A - 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 - Google Patents
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Abstract
【課題】 多レベルの振幅(多ビットの情報)の出力信号(多値信号)の立ち上がり,立ち下がりをより一層速くすることができて、高速に信号伝送を行うことの可能な電気信号出力装置を提供する。
【解決手段】 シリアル電気伝送システムにおける多レベルの振幅の出力信号を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し出力ノードに出力するスイッチング部1と、前記電気信号出力装置の出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部2と、前記スイッチング部1のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部4とを有している。
【選択図】 図1
【解決手段】 シリアル電気伝送システムにおける多レベルの振幅の出力信号を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し出力ノードに出力するスイッチング部1と、前記電気信号出力装置の出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部2と、前記スイッチング部1のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部4とを有している。
【選択図】 図1
Description
本発明は、電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置に関する。
集積回路の出力ドライバ等の電気信号出力装置の出力信号帯域は、集積回路の微細化による高速化、及び信号伝送方式のシリアル化などに伴い、劇的に高速になってきている。出力信号帯域の高速化に伴って、出力ドライバ等の電気信号出力装置には多くの要求事項が求められてきている。
すなわち、1つのデータパルス幅(1UI)が短くなる場合、信号波形の立ち上がり、立ち下がりが遅いと、また、基準クロックのジッタが大きくなると、データを正確に転送することが困難になってくる。そのため、出力ドライバ等の電気信号出力装置としては、出力信号の立ち上がり、立ち下がりをなるべく速くし、出力信号の波形を方形波に近づける必要がある。ただし、出力信号の含む周波数成分が速くなる場合、出力側の出力インピーダンスと伝送路のインピーダンス(厳密には、受信側の入力インピーダンス及び伝送路の特性インピーダンス)とが整合していないと、反射が起こり信号波形が歪むことで、データ転送に支障をきたす。よって、出力ドライバ等の電気信号出力装置は、その出力インピーダンスを伝送路のインピーダンスとインピーダンス整合をとった上で、信号出力を高速に変化させる必要がある。
しかし、たとえインピーダンス整合がとれていたとしても、出力信号帯域が高速になると、誘電損失などによりエネルギーロスが起こる。それを前もって考慮して出力がスイッチングした時のデータの出力電圧振幅をあらかじめ強調しておくエンファシスという手法が用いられる。特許文献1には、エンファシス回路の構成が示されている。
特開2002−325019号公報
しかしながら、信号伝送速度のより一層の高速化にともない、静電保護用のトランジスタもしくはダイオードなどの容量や出力ノードの寄生容量などの充放電にかかる時間の影響により、出力信号の立ち上がり,立ち下がりを速めることは困難になってきている。また、特許文献1に記載のエンファシスは、高周波損失を補償するという目的で用いられ、信号の立ち上がり,立ち下がりを速くするという目的で用いられるわけではなく、実際、特許文献1に記載のエンファシスでは、出力信号の立ち上がり,立ち下がりをより一層速めるには限界がある。
本発明は、多レベルの振幅(多ビットの情報)の出力信号(多値信号)の立ち上がり,立ち下がりをより一層速くすることができて、高速に信号伝送を行うことの可能な電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置を提供することを目的としている。
上記目的を達成するために、請求項1記載の発明は、シリアル電気伝送システムにおける多レベルの振幅(多ビットの情報)の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路(出力ノード)に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されていることを特徴としている。
また、請求項2記載の発明は、請求項1記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることを特徴としている。
また、請求項3記載の発明は、請求項2記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有していることを特徴としている。
また、請求項4記載の発明は、請求項3記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっていることを特徴としている。
また、請求項5記載の発明は、請求項1乃至請求項4のいずれか一項に記載の電気信号出力装置において、前記スイッチング補助部は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部と、前記電流スイッチング部に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部とを有していることを特徴としている。
また、請求項6記載の発明は、請求項5記載の電気信号出力装置において、前記スイッチング補助データ生成部は、ディレイ制御電圧を生成するディレイ制御電圧生成部と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部とを有していることを特徴としている。
また、請求項7記載の発明は、請求項6記載の電気信号出力装置において、前記ディレイ制御電圧生成部は、DLL(Delay Locked Loop)で構成されていることを特徴としている。
また、請求項8記載の発明は、請求項5記載の電気信号出力装置において、前記電流スイッチング部は、電源電圧から出力ノードへ電流を流し込むp型電流源と、出力ノードからGNDへ電流を吸い出すn型電流源と、p型電流源と出力ノードとの間の補助スイッチングpchトランジスタと、n型電流源と出力ノードとの間の補助スイッチングnchトランジスタとから構成されていることを特徴としている。
また、請求項9記載の発明は、請求項8記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングpchトランジスタと前記補助スイッチングnchトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせることを特徴としている。
また、請求項10記載の発明は、請求項1乃至請求項9のいずれか一項に記載の電気信号出力装置において、nビット(n≧2)のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、m+1ビット(m<n)目の出力インピーダンスはmビット目の出力インピーダンスの2倍になっており、nビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されることを特徴としている。
また、請求項11記載の発明は、請求項1乃至請求項10のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の2つの出力信号を生成し出力する差動信号伝送方式のものとなっていることを特徴としている。
また、請求項12記載の発明は、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項1乃至請求項11のいずれか一項に記載の電気信号出力装置が用いられることを特徴としている。
また、請求項13記載の発明は、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に請求項1乃至請求項11のいずれか一項に記載の電気信号出力装置、または、請求項12記載の半導体レーザ変調駆動装置が用いられることを特徴としている。
請求項1乃至請求項11記載の発明によれば、シリアル電気伝送システムにおける多レベルの振幅(多ビットの情報)の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路(出力ノード)に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されているので、簡易な構成で多値信号伝送における出力信号(多値信号)の立ち上がり,立ち下がりを速くすることができ、高速に多値信号伝送を行うことが可能となる。
特に、請求項2記載の発明によれば、請求項1記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっているので、簡易な構成で高速信号伝送における出力部の出力インピーダンスを制御することが出来る。
また、請求項3記載の発明によれば、請求項2記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有しているので、簡易な構成で高速信号伝送における出力部の出力インピーダンスを制御することが出来、出力に大きな容量を負荷することなく高速動作が可能となる。
また、請求項4記載の発明によれば、請求項3記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっており、この場合、例えば、ダミー回路部の合成抵抗値を大きくすることにより、ダミー回路部の消費電流を小さくすることが出来る。
また、請求項9記載の発明によれば、請求項8記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングpchトランジスタと前記補助スイッチングnchトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせるので、微小な(微細な)パルスを生成することなく、電気信号伝送における出力信号の立ち上がり,立ち下がりを速くすることができ、高速に信号伝送を行うことが可能となる。
また、請求項10記載の発明によれば、請求項1乃至請求項9のいずれか一項に記載の電気信号出力装置において、nビット(n≧2)のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、m+1ビット(m<n)目の出力インピーダンスはmビット目の出力インピーダンスの2倍になっており、nビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されるので、簡易な構成で振幅方向に多値の信号を出力する出力装置を構成することが出来る。
また、請求項11記載の発明によれば、請求項1乃至請求項10のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の2つの出力信号を生成し出力する差動信号伝送方式のものとなっているので、コモンモードの雑音に対する耐性が増し、EMI対策に効果がある。
また、請求項12記載の発明によれば、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項1乃至請求項11のいずれか一項に記載の電気信号出力装置が用いられるので、回路の規模等を増大させずに信号伝送高速化が可能な半導体レーザ変調駆動装置を提供することが出来る。
また、請求項13記載の発明によれば、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に、請求項1乃至請求項11のいずれか一項に記載の電気信号出力装置、または、請求項12記載の半導体レーザ変調駆動装置が用いられるので、回路の規模等を増大させずに信号伝送高速化が可能な画像形成装置を提供することが出来る。
以下、本発明の実施形態を図面に基づいて説明する。図1は本発明に係る電気信号出力装置の構成例を示す図である。図1を参照すると、この電気信号出力装置は、シリアル電気伝送システムにおける多レベルの振幅(多ビットの情報)の出力信号(すなわち、振幅方向に多値の信号(多値信号))を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し伝送路(出力ノード)に出力するスイッチング部1と、前記電気信号出力装置の出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部2と、前記スイッチング部1のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部4とを有し、前記スイッチング補助部4は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されている。
ここで、伝送路のインピーダンスとは、厳密には、送信側から見込んだ伝送路及び受信側の入力インピーダンスを意味し、以下では、これを伝送路のインピーダンスと称す。
また、図1において、スイッチング補助部4は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部5と、電流スイッチング部5に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部6とを有している。
また、スイッチング補助データ生成部6は、ディレイ制御電圧を生成するディレイ制御電圧生成部7と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部8とを有している。
図2はスイッチング補助データ生成部6の具体的な構成例を示す図である。図2において、スイッチング補助データ生成部6は、PD(Phase Ditecter)と、Delay Bufferと、CP(Charge Pump)と、Delay Buffer2とにより構成されている。
ここで、スイッチング補助データ生成部6のディレイ制御電圧生成部7は、PD(Phase Ditecter)と、Delay Bufferと、CP(Charge Pump)とによって、DLL(Delay Locked Loop)として構成されている。
図3はDLLの動作を説明するための図である。図3を参照すると、DLLでは、基本となるクロックをPD(Phase Ditecter)の片方の入力に入力する。またその基本クロックよりも1/2周期遅れたクロックをDelay Bufferに入力しその出力をPDのもう片方の入力に入力する。ここで、Delay Bufferは、後述のディレイ制御電圧vcontの値により、遅延を制御することができるバッファである。また、PDでは、入力された2入力の位相を比較し、片方が速ければup信号を出力し、もう片方が速ければdown信号を出力する。そして、このup信号およびdown信号をCP(Charge Pump)に入力し、Delay Bufferを制御するためのディレイ制御電圧vcontを出力する。CPは、入力されたup信号およびdowm信号により、ディレイ制御電圧vcontを変化させる機能をもつ。よって、DLLでは、PDへの入力クロックの位相が一致するような制御、つまりDelay Bufferによって入力されたクロックを1/2周期だけ遅らせるような制御がなされる。
図4はDelay Bufferの具体的な構成例を示す図であり、また、図5は図4で用いているディレイコントロールインバータの構成を示す図である。図4の例では、ディレイコントロールインバータを6段構成にした場合が示されている。また、図5を参照すると、ディレイコントロールインバータは、通常のインバータ構成にnchTr,pchTrをそれぞれ2段構成にし外側のトランジスタのゲートをディレイ制御電圧vcontでコントロールすることにより、電流源として用いている。電流源に流れる電流を多くすれば遅延時間は小さくなり、電流を少なくすれば遅延時間は大きくなる。このように、ディレイコントロールインバータでは、ディレイ制御電圧vcontを変化させることにより、ディレイコントロールインバータに流れる電流を変化させ、inからoutまでの遅延を変化させることが出来る。
また、スイッチング補助データ生成部6のディレイデータ生成部8は、図2において、Delay Buffer2で構成されている。
図6には、図4のDelay Bufferに対するDelay Buffer2の具体的な構成例が示されている。図6のDelay Buffer2では、図5のディレイコントロールインバータを3段構成にしている。ここで、Delay Buffer2には、ディレイ制御電圧vcontとして、図2,図3のDLLにおいて生成されたディレイ制御電圧vcont(Delay Bufferで1/2周期クロックを遅らせるvcont)を入力する。すると、Delay Buffer2におけるinからoutへの遅延時間は、Delay Bufferにおけるそれの半分の時間つまりクロックの1/4周期の遅延となる。また、ディレイコントロールインバータの段数を変えることで、遅延時間を変えることができる。Delay Buffer2における遅延時間をΔdとして、後述の図7におけるスイッチ用nchトランジスタT51のゲートに入力するデータ、または、後述の図8におけるスイッチ用pchトランジスタT50のゲートに入力するデータをDelay Buffer2を通すことにより、基準に対してΔd遅延したデータとして生成することが可能となる。
このようにして、最速クロックパルス幅よりも短いΔdだけずれたデータ信号を生成することができる。
また、図7または図8は、電流スイッチング部5の具体的な構成例を示す図である。図7を参照すると、電流スイッチング部5は、出力ノードに補助的に電流を流し込むために、p型電流源I50と、図2のディレイデータ生成部8からのデータD1が入力するスイッチ用pchトランジスタT50とを備え、また、出力ノードから補助的に電流を吸い出すために、n型電流源I51と、図2のディレイデータ生成部8(Delay Buffer2)からのデータD2が入力するスイッチ用nchトランジスタT51とを備えている。
ここで、図7の構成では、スイッチ用nchトランジスタT51のゲートの方に、Delay Buffer2からのデータD1(反転データ)に対してΔdだけ遅延したデータD2を入力させている。すなわち、スイッチ用pchトランジスタT50のゲートに入力するデータD1よりもスイッチ用nchトランジスタT51のゲートに入力するデータD2をΔd遅らせている。この場合、スイッチ用pchトランジスタT50は出力ドライバのスイッチングに同期してスイッチングするようにする。ここで、p型電流源I50とn型電流源I51の流す電流は等しいとする。このようにするとき、図7において、期間aでは、データD1がロウでpchトランジスタT50がオンし、データD2がロウでnchトランジスタT51はオフしているため、p型電流源I50が電流を流し込む(出力信号の立ち上がり期間)。また、期間bでは、データD1がロウでpchトランジスタT50がオンし、データD2がハイでnchトランジスタT51もオンしている。この場合、p型電流源I50とn型電流源I51の電流量は等しいため、電源電圧からGNDへ電流が抜けて出力ノードに対する電荷の充放電はない(出力信号がハイ期間)。また期間cでは、データD1がハイでpchトランジスタT50がオフし、データD2がハイでnchTrはオンしているため、n型電流源I51が電流を吸い出す(出力信号の立ち下がり期間)。また、期間dでは、データD1がハイ,データD2がロウで、pchトランジスタT50,nchトランジスタT51共にオフしているため、出力ノードに対する電荷の充放電はない(出力信号がロウ期間)。このようにすることにより、Δdの短いパルスを作る必要もなく、出力が変化している期間だけ補助的に電流を流し込んだり吸出したりすることが可能となる。
また、図8を参照すると、電流スイッチング部5は、出力ノードに補助的に電流を流し込むために、p型電流源I50と、図2のディレイデータ生成部8(Delay Buffer2)からのデータD2が入力するスイッチ用pchトランジスタT50とを備え、また、出力ノードから補助的に電流を吸い出すために、n型電流源I51と、図2のディレイデータ生成部8からのデータD1が入力するスイッチ用nchトランジスタT51とを備えている。
ここで、図8の構成では、スイッチ用pchトランジスタT50のゲートの方に、Delay Buffer2からのデータD1に対してΔdだけ遅延したデータD2(反転データ)を入力させている。すなわち、スイッチ用pchトランジスタT50のゲートに入力するデータD1よりもスイッチ用nchトランジスタT51のゲートに入力するデータD2をΔd遅らせている。この場合は、スイッチ用pchトランジスタT50は出力ドライバのスイッチングに同期してスイッチングするようにする。ここで、p型電流源I50とn型電流源I51の流す電流は等しいとする。このようにするとき、図8において、期間aでは、データD1がハイでnchトランジスタT51がオンし、データD2がハイでpchトランジスタT50はオフしているため、n型電流源I51が電流を吸い出す(出力信号の立ち下がり期間)。また、期間bでは、データD2がロウでpchトランジスタT50がオンし、データD1がハイでnchトランジスタT51もオンしている。この場合、p型電流源I50とn型電流源I51の電流量は等しいため、電源電圧からGNDへ電流が抜けて出力ノードに対する電荷の充放電はない(出力信号がロウ期間)。また、期間cでは、データD1がロウでnchトランジスタT51がオフし、データD2がロウでpchトランジスタT50はオンしているため、p型電流源I50が電流を流し込む(出力信号の立ち上がり期間)。また、期間dでは、データD2がハイ,データD1がロウで、pchトランジスタT50,nchトランジスタT51共にオフしているため、出力ノードに対する電荷の充放電はない(出力信号がハイ期間)。このようにすることにより、Δdの短いパルスを作る必要もなく、出力が変化している期間だけ補助的に電流を流し込んだり吸出したりすることが可能となる。
なお、図7と図8の違いは、出力信号がハイとロウのどちらの期間で、電源電圧からGNDへの貫通電流を流すかの違いだけである。また、上記の例では、出力データは、1データパルス幅(1UI)ごとにデータ1,0が切り替わる場合について説明したが、図3乃至図6に示す仕方によって、あらゆるデータパターンにおいてそれ相応のスイッチ用トランジスタへの入力パターンを生成することができ、従って、あらゆるデータパターンに適応できる。
図9は、電流スイッチング部5が図7の構成となっている場合の動作(すなわち、出力信号波形がどのように改善するか)を説明するための図である。図9(a)はスイッチング補助部4が設けられていないときの(すなわち、出力ドライバのみを用いた時の)出力信号の波形である。この状態では、1つのデータパルス幅(1UI)で出力信号が完全にハイレベルもしくはロウレベルの電位までいききっておらず、ジッタが大きくなった場合に受信側で正確にデータを検出することが困難になってくる。そこで、図9(b)のようにスイッチングし始めた時から時間Δdの間だけ電流源I50,I51により補助電流を流したとすると、図9(c)のように方形波に近い出力信号波形が得られることとなる。Δd期間の斜線の部分に対応する電荷量を補助電流が流すということである。ここで注意しなければいけないのは、Δdが1つのデータパルス幅(1UI)と同じくらいの時間になった場合には、出力信号の振幅自体が大きくなってしまう可能性があるということである。Δdが1UIとなったときはエンファシス機能をもたせたことと同等ということになる。よって、Δdはスイッチング時に出力信号が所望の電圧(振幅)に行ききるまでの時間よりも短くしておく必要がある。
通常そのシステムで最速のクロックのパルス幅よりもΔdを短くすることはできず、また仮にできたとしてもそれだけΔdが短いとスイッチや電流源が十分に応答できない可能性がある。すなわち、基本的にトランジスタのオンオフにはクロックを基準にしたパルスが用いられ、システム内で最速のクロックよりも細かい分解能でトランジスタを制御することは困難である。また、出力装置が単純なスイッチ回路である場合、出力インピーダンスRと出力の付加容量Cとの積であるCR時定数によってスイッチングスピードが決まってしまい、それ以上の高速化は出来ない。これらの解決方法として、本発明は極めて有用である。
すなわち、本発明によれば、上記の解決方法として、上述したように、DLLによって決まるディレイ制御電圧vcontをDelay Buffer2に入力することによりΔd遅延を生成し、スイッチ用トランジスタへ入力するデータD1,D2に遅延を持たせている。このデータD1,D2でスイッチ用トランジスタをオンオフさせることにより、出力信号の立ち上がり,立ち下がりを高速にすることが可能となる。
換言すれば、本発明では、基本的なデータによるスイッチングは出力ドライバで行い、出力ドライバだけでは負荷容量の影響で1データパルス幅(1UI)に対して十分速い立ち上がり,立ち下がり時間を達成できない場合に、補助的にスイッチング補助部4によりスイッチングの瞬間に電流を流し込んだり吸出したりする。こうすることにより、出力信号の高速化に対応している。
すなわち、本発明では、図10の基本概念図に示すように、基本的には、出力ドライバと、電流源Pと、スイッチpと、電流源Nと、スイッチnとから構成されている。ここで、出力ドライバは、伝送路とのインピーダンス整合がとれたドライバであり、スイッチpがオンすると電流源Pから出力ノードに電流を流し込み、スイッチnがオンすると電流源Nで出力ノードから電流を吸い出す。この場合、データが変化する瞬間に電流を流し込んだり吸い出したりすることにより、高速なスイッチングが可能となり、出力信号の高速化が可能となる。また、電流の流し込み,吸い出しを電流源で行っていることにより、出力インピーダンスを変化させることなく補助電流を流すことが出来る(電流源の出力インピーダンスはハイインピーダンスである)。
また、図11は図1のインピーダンス整合部2の構成を示す図である。なお、以下の説明(図11,図12の説明)では、インピーダンス整合部は、GNDに対して終端しているが、電源電圧Vccに対して終端しても同様の効果が得られる。
図11を参照すると、インピーダンス整合部2は、リファレンス電圧生成部10と、リファレンス電圧生成部10で生成された電圧によって制御される終端部11とにより構成されている。
具体的に、終端部11は、リファレンス電圧生成部10によって生成された電圧に応じて抵抗値が可変となるように構成されている。
より具体的に、図11のインピーダンス整合部2において、終端部11は、抵抗及びインピーダンス整合用トランジスタを有し、また、リファレンス電圧生成部10は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっている。
図12は終端部11およびリファレンス電圧生成部10の具体的な構成例を示す図である。図12を参照すると、終端部11は、抵抗R30とインピーダンス整合用トランジスタ(MOSトランジスタ)T30とを直列に接続して構成されている。ここで、インピーダンス整合用トランジスタT30は、ゲート電圧をVgs、ドレイン−ソース間電圧をVds、閾値電圧をVthとするとき、Vds<Vgs−Vthの範囲(トランジスタの線形領域)で動作させる。これにより、このトランジスタT30を可変抵抗と見なすことが出来、このトランジスタT30のゲート電圧をリファレンス電圧生成部10で制御することにより、抵抗R30とトランジスタT30の合成抵抗を伝送路のインピーダンスと合うように設定することが出来る。
また、図12において、リファレンス電圧生成部10は、終端部11と同じ構成のダミー回路部(ダミー抵抗R31とダミートランジスタ(MOSトランジスタ)T31とを直列接続した部分)と、ダミー回路部に電流源から基準電流を流したときの出力電圧が基準電圧に一致するように、ダミートランジスタT31のゲート電圧を制御するオペアンプOPとにより構成されている。
ここで、ダミートランジスタT31のゲート電圧は、インピーダンス整合用トランジスタT30のゲートにも加わるようになっており、例えば、ダミー抵抗R31の抵抗値とダミートランジスタT31のサイズとを、終端部11の抵抗R30の抵抗値とインピーダンス整合用トランジスタT30のサイズとに一致させることにより、インピーダンス整合用トランジスタT30のゲート電圧を所定の値(すなわち、基準電流と基準電圧とによって決まる値)に設定することができる。換言すれば、リファレンス電圧生成部10では、インピーダンス整合用トランジスタT30のゲート電圧が所定の値となるように、基準電流,基準電圧を設定する。
なお、後述のように、ダミー抵抗R31の抵抗値とダミートランジスタT31のサイズとを、終端部11の抵抗R30とインピーダンス整合用トランジスタT30のサイズとを異なるものにすることも可能である。
このような構成のインピーダンス整合部2の動作を説明する。リファレンス電圧生成部10のダミー回路部に基準電流を流す。その時の出力電圧が、伝送路のインピーダンスと電流源の電流値とで決定される基準電圧に一致するように、オペアンプOPで制御している。すなわち、オペアンプOPの制御によってインピーダンス整合用トランジスタT30のゲート電圧が所定の値となるように基準電流と基準電圧を設定するとき、この出力装置の出力インピーダンスを伝送路のインピーダンスに整合させることができる。実際の回路レイアウトにおいて、終端部11とダミー回路部とをより近くに対称に配置することにより、終端部11とダミー回路部との間のデバイスばらつきを抑制することが出来、実際の出力インピーダンスもしくは入力インピーダンスを伝送路のインピーダンスに合致させることが出来る。
なお、図12において、ダミー回路部のダミー抵抗R31の抵抗値とダミートランジスタT31のサイズを終端部11のそれとは変えて、ダミー回路部の合成抵抗値を終端部11の合成抵抗値よりも大きくすることにより、電流源の電流値(すなわち、基準電流)を少なくすることが可能となる。ただし、この時、ダミー回路部のダミー抵抗R31の抵抗値とダミートランジスタT31のソース・ドレイン間抵抗値との比率を終端部11の抵抗R30の抵抗値とトランジスタT30のソース・ドレイン間抵抗値との比率と同じになるようにしなければならない。
図13は、本発明のインピーダンス整合部を適用した出力ドライバの具体的な構成例を示す図である。図13において、スイッチング部1は、インバータの構成になっており、また、上述した本発明のインピーダンス整合部2は、スイッチング部1のpch側,nch側のそれぞれに設けられている。すなわち、スイッチング部1は、pchスイッチング用トランジスタT20とnchスイッチング用トランジスタT21とが接続されて構成されている。そして、pchスイッチング用トランジスタT20に上述したようなインピーダンス整合部がpch側のインピーダンス整合部として接続され、また、nchスイッチング用トランジスタT21に上述したようなインピーダンス整合部がpch側のインピーダンス整合部として接続されている。なお、図12では、インピーダンス整合部2の終端部11に抵抗R30を含ませているが、この抵抗R30は、スイッチング部1を図13の構成のものにするときに、pchスイッチング用トランジスタT20あるいはnchスイッチング用トランジスタT21と直列に接続されてインバータとしての機能を有している。従って、抵抗R30は、厳密には、インピーダンス整合部2ではなく、スイッチング部1に属するものである。すなわち、インピーダンス整合部2としての機能は、主にインピーダンス整合用トランジスタT30が備えており、これが図13において、pch側,nch側のそれぞれに設けられていることによって、出力装置の出力インピーダンスを伝送路のインピーダンスに整合させることができる。
ところで、本発明では、インピーダンス整合部2が具体的には図11の構成となっていることによって(すなわち、インピーダンス整合部2が、リファレンス電圧生成部10と、リファレンス電圧生成部10で生成された電圧によって制御される終端部11とにより構成され、終端部11が抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部10がオペアンプを有し、該オペアンプによってリファレンス電圧を生成してインピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることによって)、コントローラが不要であり、また、トランジスタの温度変化等に追従してリアルタイムにインピーダンス整合をとることができる。すなわち、初期設定時などにおいてキャリブレーション(較正)期間にのみインピーダンス整合をとるときには、その後のトランジスタの温度変化等によってインピーダンス整合がとれなくなる状態となることがあるが、本発明では、リアルタイムにインピーダンス整合をとることができるので、初期設定時などにおいてキャリブレーション(較正)期間にのみインピーダンス整合をとる場合の問題を克服できる。
なお、図13の例では、スイッチング部1はインバータの構成になっているが、これのかわりに、スイッチング部1を、正転出力と反転出力の2つの出力信号を生成し出力する差動信号伝送方式のものにすることもできる。
図14はスイッチング部1が正転出力と反転出力の2つの出力信号を生成し出力する差動信号伝送方式のものとなっている場合の構成例を示す図である。
図14を参照すると、スイッチング部1は、pchトランジスタ(MOSトランジスタ)T1,T2と、pchトランジスタ(MOSトランジスタ)T1,T2側の抵抗R1,R2と、nchトランジスタ(MOSトランジスタ)T3,T4と、nchトランジスタ(MOSトランジスタ)T3,T4側の抵抗R3,R4と、出力端子Txp,Txmとにより構成されており、正転出力と反転出力の2つの出力信号を生成し出力する差動信号伝送方式のものとなっている。
ここで、pchトランジスタT1,T2,nchトランジスタT3,T4は、スイッチトランジスタとして機能し、データ1を入力してpchトランジスタT1,nchトランジスタT4だけをオンすることで、図15に示すような回路となり、図17に示すようなデータ1の正転出力及び反転出力を出力信号として生成,出力することができ、また、データ0を入力してpchトランジスタT2,nchトランジスタT3だけをオンすることで、図16に示すような回路となり、図17に示すようなデータ0の正転出力及び反転出力を出力信号として生成,出力することが可能になっている。
このように、スイッチング部1は、正転出力と反転出力の2つの出力信号を生成し出力する差動信号伝送方式のものとなっているので、コモンモードの雑音に対する耐性が増し、EMI対策に効果がある。
以上の説明は、出力がハイかロウかだけの1ビット出力(2値レベル)の出力部についての説明である。本発明の電気信号出力装置は、具体的には、図18に示すような構成とすることによって、出力振幅を変化させその振幅値に情報を持たせることにより、多ビットの情報を一度に伝送することが可能となる。
すなわち、図18は本発明の電気信号出力装置の具体的な構成例を示す図である。また、図19は、図18のあるビット(mビット)の出力部の概略を示す図である。図19において、mビット用出力ドライバに上述したような(図2のような)スイッチング部1,インピーダンス整合部2,制御手段3が含まれている。図18のようにnビット出力では、n個の出力部を並列に接続することにより構成される。ここで、このn個の出力部の合成インピーダンスを伝送路のインピーダンスと一致するようにする。また、それぞれの出力部の内部のスイッチング部は常に図10におけるnchトランジスタ側かpchトランジスタ側のいずれか一方がオンしており、その時の出力インピーダンスは、1ビット目をRとすると、2ビット目は2Rとし、nビット目は2(n−1)×Rとなる。こうして出力部によって重み付けすることにより、データに対応してハイにするビット,ロウにするビットを選択して、振幅方向に多値の出力を得ることが出来る。
図20は、図18の構成によって振幅方向に多値の出力を得ることが出来ることを説明するための図である。なお、図20では、nが2であるとしている。すなわち、説明を簡単にするため、1ビット目,2ビット目の2個の出力部が設けられているとしている。また、図20では、簡単のため、2個の各出力部について、スイッチング部1およびインピーダンス整合部2の概略構成が図示されている。
図20を参照すると、1ビット目の出力部は、pchトランジスタ側に、スイッチトランジスタとして機能するpchトランジスタと、抵抗値がRのインピーダンスとが接続され、また、nchトランジスタ側に、スイッチトランジスタとして機能するnchトランジスタと、抵抗値がRのインピーダンスとが接続されており、pchトランジスタのゲートとnchトランジスタのゲートとにスイッチデータI0が加わるようになっている。
また、2ビット目の出力部は、pchトランジスタ側に、スイッチトランジスタとして機能するpchトランジスタと、抵抗値が2Rのインピーダンスとが接続され、また、nchトランジスタ側に、スイッチトランジスタとして機能するnchトランジスタと、抵抗値が2Rのインピーダンスとが接続されており、pchトランジスタのゲートとnchトランジスタのゲートとにスイッチデータI1が加わるようになっている。そして、1ビット目の出力部の出力端子,2ビット目の出力部の出力端子は伝送路に接続されている。
いま、図20の1ビット目の出力部,2ビット目の出力部に、スイッチデータI0,I1として、(0,0)が加わったとき、また、(0,1)が加わったとき、また、(1,0)が加わったとき、また、(1,1)が加わったときの1ビット目の出力部と2ビット目の出力部との合成インピーダンスRRを考える。
図20の1ビット目の出力部,2ビット目の出力部に、スイッチデータI0,I1として、(0,0)が加わったときには、1ビット目の出力部,2ビット目の出力部の両方においてpchトランジスタがオンでnchトランジスタがオフになるので、図20は実質的に図21に示すような回路となる。すなわち、1ビット目の出力部のpchトランジスタ側の抵抗Rと2ビット目の出力部のpchトランジスタ側の抵抗2Rとが並列に接続されたものとなる。
また、図20の1ビット目の出力部,2ビット目の出力部に、スイッチデータI0,I1として、(0,1)が加わったときには、1ビット目の出力部においてpchトランジスタがオンでnchトランジスタがオフになり、2ビット目の出力部においてpchトランジスタがオフでnchトランジスタがオンになるので、図20は実質的に図22に示すような回路となる。すなわち、1ビット目の出力部のpchトランジスタ側の抵抗Rと2ビット目の出力部のnchトランジスタ側の抵抗2Rとが接続されたものとなる。
また、図20の1ビット目の出力部,2ビット目の出力部に、スイッチデータI0,I1として、(1,0)が加わったときには、1ビット目の出力部においてpchトランジスタがオフでnchトランジスタがオンになり、2ビット目の出力部においてpchトランジスタがオンでnchトランジスタがオフになるので、図20は実質的に図23に示すような回路となる。すなわち、1ビット目の出力部のnchトランジスタ側の抵抗Rと2ビット目の出力部のpchトランジスタ側の抵抗2Rとが接続されたものとなる。
また、図20の1ビット目の出力部,2ビット目の出力部に、スイッチデータI0,I1として、(1,1)が加わったときには、1ビット目の出力部,2ビット目の出力部の両方においてpchトランジスタがオフでnchトランジスタがオンになるので、図20は実質的に図24に示すような回路となる。すなわち、1ビット目の出力部のnchトランジスタ側の抵抗Rと2ビット目の出力部のnchトランジスタ側の抵抗2Rとが並列に接続されたものとなる。
図21,図22,図23,図24から、1ビット目の出力部と2ビット目の出力部との合成インピーダンスRRは、スイッチデータI0,I1が(0,0),(0,1),(1,0),(1,1)のように変化するとき、段階的に徐々に変化することがわかる。
従って、図20のように1ビット目,2ビット目の2個の出力部が設けられており、それぞれの抵抗がR,2Rである場合、伝送路への出力信号は、図25に示すように、スイッチデータI0,I1が(0,0),(0,1),(1,0),(1,1)のように変化するとき、振幅方向に多値(図20の場合には、4値)のものとなる。
このように、1ビット目,2ビット目の2個の出力部が設けられている場合、振幅方向に4値の出力を得ることができ、また、図18のように、1ビット目〜nビット目の出力部が設けられている場合には、振幅方向に2n値の出力信号を得ることができる。
このようにして、本発明では、振幅方向に多値の出力信号を得ることが出来る。すなわち、時間方向に高速化するだけではなく、振幅方向に情報を持たせ一度に多ビットの情報を出力することができる。
また、本発明では、半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、上述した電気信号出力装置を用いることができる。
図26は本発明の電気信号出力装置を半導体レーザ駆動変調装置に適用した場合の構成例を示す図である。半導体レーザ駆動部と半導体レーザ変調部とを別々の集積回路で構成した場合、その集積回路間での信号伝送が必要となる。この時、半導体レーザ制御部の出力部に上述した本発明の電気信号出力装置を適用することにより、反射の少ない信号を正確に高速に伝送することが可能となる。
また、本発明では、チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に、上述した電気信号出力装置、または、半導体レーザ変調駆動装置を用いることができる。
図27は、ラスター走査型画像形成装置のシステム構成例を示す図である。図27において、LD変調信号生成部で生成されたLD変調信号は、半導体レーザ駆動回路に入力され,半導体レーザの光を変調する。変調されたレーザ光は、コリメータレンズ,シリンダーレンズを介してポリゴンミラーに入力され、ポリゴンミラーにより偏向され、fθレンズを介して感光体に入射される。書き込み開始位置は、水平同期センサにより検出され、画像処理及びLD変調信号生成部に入力され、水平同期信号と画像信号に従い、LD変調信号が出力される。なお、図27において、書込み制御信号生成部は、単に画像データを生成するだけでなく、書込み制御信号、例えば主走査方向や副走査方向のカウンタ等の機能も有している為、画像データ生成部ではなく、書込み制御信号生成部としている。
図27の画像形成装置において、例えば画像クロック生成部及びパルス生成部からLD駆動部への変調信号の伝送に本発明の電気信号出力装置を適用することが出来る。これにより、変調信号を反射を少なく正確に高速に伝送することが可能となる。
このように、本発明は、集積回路間もしくはPCBボード間の伝送において、信号の立ち上がり立ち下がり時間を速くし高速化に対応した電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置を提供することができる。
また、一例として、図28に示すように、伝送路において、送信側と受信側は、DCカットコンデンサでDCカットされている構成にすることもできる。ただし、DCカットコンデンサは信号成分は通過するのに十分大きな容量とする。また、図28ではGNDに対して終端しているが、電源電圧に対して終端しても同様の効果が得られる。
1 スイッチング部
2 インピーダンス整合部
4 スイッチング補助部
5 電流スイッチング部
6 スイッチング補助データ生成部
7 ディレイ制御電圧生成部
8 ディレイデータ生成部
2 インピーダンス整合部
4 スイッチング補助部
5 電流スイッチング部
6 スイッチング補助データ生成部
7 ディレイ制御電圧生成部
8 ディレイデータ生成部
Claims (13)
- シリアル電気伝送システムにおける多レベルの振幅(多ビットの情報)の出力信号を出力する電気信号出力装置であって、信号データに応じてスイッチングを行なって出力信号を伝送路(出力ノード)に出力するスイッチング部と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部と、前記スイッチング部のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部とを有し、前記インピーダンス整合部は、リファレンス電圧生成部と、リファレンス電圧生成部で生成された電圧によって制御される終端部とにより構成され、前記スイッチング補助部は、電流を流し込んだり吸い出したりする期間を前記シリアル電気伝送システムの基準クロックのパルス幅よりも短い期間にするように構成されていることを特徴とする電気信号出力装置。
- 請求項1記載の電気信号出力装置において、前記終端部は、抵抗及びインピーダンス整合用トランジスタを有し、また、前記リファレンス電圧生成部は、オペアンプを有し、該オペアンプによってリファレンス電圧を生成して前記インピーダンス整合用トランジスタのゲート電圧を制御することにより所望のインピーダンスを得るようになっていることを特徴とする電気信号出力装置。
- 請求項2記載の電気信号出力装置において、前記リファレンス電圧生成部は、前記終端部と同じ回路構成のダミー回路部を有していることを特徴とする電気信号出力装置。
- 請求項3記載の電気信号出力装置において、前記ダミー回路部の抵抗の値とトランジスタのサイズは、前記終端部の抵抗の値と前記インピーダンス整合用トランジスタのサイズとは異なっていることを特徴とする電気信号出力装置。
- 請求項1乃至請求項4のいずれか一項に記載の電気信号出力装置において、前記スイッチング補助部は、出力ノードに電流を流し込んだり吸い出したりする電流スイッチング部と、前記電流スイッチング部に電流を流し込んだり吸い出したりする動作を行わせるためのスイッチング補助データを生成するスイッチング補助データ生成部とを有していることを特徴とする電気信号出力装置。
- 請求項5記載の電気信号出力装置において、前記スイッチング補助データ生成部は、ディレイ制御電圧を生成するディレイ制御電圧生成部と、前記ディレイ制御電圧によりスイッチング補助データを生成するディレイデータ生成部とを有していることを特徴とする電気信号出力装置。
- 請求項6記載の電気信号出力装置において、前記ディレイ制御電圧生成部は、DLL(Delay Locked Loop)で構成されていることを特徴とする電気信号出力装置。
- 請求項5記載の電気信号出力装置において、前記電流スイッチング部は、電源電圧から出力ノードへ電流を流し込むp型電流源と、出力ノードからGNDへ電流を吸い出すn型電流源と、p型電流源と出力ノードとの間の補助スイッチングpchトランジスタと、n型電流源と出力ノードとの間の補助スイッチングnchトランジスタとから構成されていることを特徴とする電気信号出力装置。
- 請求項8記載の電気信号出力装置において、前記スイッチング補助データ生成部は、前記補助スイッチングpchトランジスタと前記補助スイッチングnchトランジスタのいずれか一方を、前記スイッチング部と同時にスイッチングさせ、残りの一方を、基準クロックのパルス幅よりも短い所定の時間遅れてスイッチングさせることを特徴とする電気信号出力装置。
- 請求項1乃至請求項9のいずれか一項に記載の電気信号出力装置において、nビット(n≧2)のデータを出力する場合、各ビットに対応させて、前記スイッチング部と前記インピーダンス整合部と前記スイッチング補助部とが設けられており、m+1ビット(m<n)目の出力インピーダンスはmビット目の出力インピーダンスの2倍になっており、nビット全ての出力インピーダンスの合成インピーダンスが伝送路のインピーダンスに整合するように、前記各ビットのインピーダンス整合部が設定されることを特徴とする電気信号出力装置。
- 請求項1乃至請求項10のいずれか一項に記載の電気信号出力装置において、前記スイッチング部は、正転出力と反転出力の2つの出力信号を生成し出力する差動信号伝送方式のものとなっていることを特徴とする電気信号出力装置。
- 半導体レーザ駆動手段と半導体レーザ変調手段からなる半導体レーザ変調駆動装置において、前記半導体レーザ駆動手段と前記半導体レーザ変調手段とが別々のチップで構成される場合、前記半導体レーザ駆動手段と前記半導体レーザ変調手段との間の信号伝送に、請求項1乃至請求項11のいずれか一項に記載の電気信号出力装置が用いられることを特徴とする半導体レーザ変調駆動装置。
- チップ間またはボード間の電気信号伝送を有する画像形成装置において、前記画像形成装置内のチップ間またはボード間の電気信号伝送に請求項1乃至請求項11のいずれか一項に記載の電気信号出力装置、または、請求項12記載の半導体レーザ変調駆動装置が用いられることを特徴とする画像形成装置。
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