JPWO2007029428A1 - Pll回路 - Google Patents
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Abstract
Description
14 ループフィルタ
16 電圧電流変換回路
18 電流制御発振器
20 分周器(分数分周器)
22 デッドロック検出回路
24 制御部
26 スイッチ(初期化スイッチ)
28 電流源
30 スイッチ(リセットスイッチ)
32 電圧源
34 クロック生成回路
36 セレクタ
38 ΔΣコントローラ
40 クランプ回路
341 インバータ
342 分周器
CK1 基準クロック信号
CK2 帰還クロック信号
CK3 出力クロック信号
STUP 初期化信号
RST リセット信号
図1は、第1の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、位相比較器(Phase-Detecter)10、チャージポンプ(Charge-Pump)12、ループフィルタあるいはローパスフィルタ(Low-Pass-Filter)14、電圧電流変換回路16、電流制御発振器(Current-Controlled-Oscillator)18、及び分周器(Divider)20といった一般的なPLLの構成要素に加え、デッドロック検出回路22、制御部24、スイッチ26(初期化スイッチ)、電流源28、スイッチ30(リセットスイッチ)を備えている。
図3は、第2の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、図1に示した電流源28及びスイッチ30を省略し、電圧電流変換回路16の入力端に直列に接続されたスイッチ26及び低出力インピーダンスの電圧源32を備えた構成をしている。
図4は、第3の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、図1に示したスイッチ26及び電流源28を、ループフィルタ14の入力端に直列に接続した構成をしている。
図5は、第4の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、図1に示したスイッチ26及び電流源28を省略し、クロック生成回路34及びセレクタ36を備えた構成をしている。
図6は、第5の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、図1に示したPLLをΔΣ型PLLにしたものである。
図8は、第6の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、ループフィルタ14の出力端に接続されたクランプ回路40を備えている。
特許文献2:米国特許第6407600号明細書
発明の開示
発明が解決しようとする課題
[0005]
しかし、二つのPLLを備えることで回路規模が増大することは明らかである。そこで、上記問題に鑑み、本発明は、回路規模を特に増大させることなく、安定した起動及び再起動が可能なPLLを実現することを課題とする。
課題を解決するための手段
[0006]
上記課題を解決するために本発明が講じた手段は、基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタと、ループフィルタの出力電圧を電流に変換する電圧電流変換回路と、電圧電流変換回路から出力された電流信号に基づいて出力クロック信号を生成する電流制御発振器を備えたPLL回路として、電流源と、電流制御発振器の入力端及び上記電流源に直列に挿入され、初期化信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となる初期化スイッチと、電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、当該PLL回路がデッドロック状態にあることを検出するデッドロック検出回路と、デッドロック検出回路よって検出されたデッドロック状態が所定時間以上持続したときリセット信号を出力するとともに、当該PLL回路の起動時に及びリセット信号の出力に続けて初期化信号を出力する制御部とを備えたものとする。
[0007]
[0008]
また、基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタと、ループフィルタの出力電圧を電流に変換する電圧電流変換回路とを備えたPLL回路として、電流源と、ループフィルタの入力端及び電流源に直列に挿入され、初期化信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となる初期化スイッチと、電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、当該PLL回路がデッドロック状態にあることを検出するデッドロック検出回路と、デッドロック検出回路よって検出されたデッドロック状態が所定時間以上持続したときリセット信号を出力するとともに、当該PLL回路の起動時に及びリセット信号の出力に続けて初期化信号を出力する制御部とを備えたものとする。
[0009]
また、基準クロック信号と帰還クロック信号との位相差を比較する位相比較器と、位相比較器の位相比較結果に応じてプッシュプルされる電流を平滑化するループフィルタと、ループフィルタの出力電圧を電流に変換する電圧電流変換回路とを備えたPLL回路として、基準クロック信号に対して位相差を有するダミークロック信号を生成するクロック生成回路と、初期化信号が所定の論理レベルのとき、ダミークロック信号を位相比較器に入力する一方、初期化信号が所定の論理レベル以外のとき、帰還クロック信号を位相比較器に入力するセレクタと、電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、当該PLL回路がデッドロック状態にあることを検出するデッドロック検出回路と、デッドロック検出回路よって検出されたデッドロック状態が所定時間以上持続したときリセット信号を出力するとともに、当該PLL回路の起動時に及びリセット信号の出力に続けて所定の論理レベルの初期化信号を出力する制御部とを備えたものとする。
[0010]
発明の効果
[0011]
本発明によると、PLLの起動時及び再起動時に電流源から起動電流が与えられる、又は、電圧源から起動電圧が与えられるため、PLLの出力がハイインピーダンスとなることがない。これにより、起動時及び再起動時に外乱ノイズが入力されても安定して動作するPLLが実現される。また、PLLを二つ備えなくてよいため、回路規模が大幅に増大することがない。
図面の簡単な説明
[0012]
[図1]図1は、第1の実施形態に係るPLLの構成図である。
[図2]図2は、図1に示したPLLのタイミングチャートである。
[図3]図3は、第2の実施形態に係るPLLの構成図である。
[図4]図4は、第3の実施形態に係るPLLの構成図である。
[図5]図5は、第4の実施形態に係るPLLの構成図である。
[図6]図6は、第5の実施形態に係るPLLの構成図である。
[図7]図7は、図6に示したPLLのタイミングチャートである。
[図8]図8は、第6の実施形態に係るPLLの構成図である。
[図9]図9は、クランプ回路の回路構成図である。
[図10]図10は、図8に示したPLLに係るループフィルタ出力電圧対出力周波数特性のグラフである。
符号の説明
[0013]
10 位相比較器
14 ループフィルタ
16 電圧電流変換回路
18 電流制御発振器
14 ループフィルタ
16 電圧電流変換回路
18 電流制御発振器
20 分周器(分数分周器)
22 デッドロック検出回路
24 制御部
26 スイッチ(初期化スイッチ)
28 電流源
30 スイッチ(リセットスイッチ)
32 電圧源
34 クロック生成回路
36 セレクタ
38 ΔΣコントローラ
40 クランプ回路
341 インバータ
342 分周器
CK1 基準クロック信号
CK2 帰還クロック信号
CK3 出力クロック信号
STUP 初期化信号
RST リセット信号
図1は、第1の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、位相比較器(Phase-Detecter)10、チャージポンプ(Charge-Pump)12、ループフィルタあるいはローパスフィルタ(Low-Pass-Filter)14、電圧電流変換回路16、電流制御発振器(Current-Controlled-Oscillator)18、及び分周器(Divider)20といった一般的なPLLの構成要素に加え、デッドロック検出回路22、制御部24、スイッチ26(初期化スイッチ)、電流源28、スイッチ30(リセットスイッチ)を備えている。
図3は、第2の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、図1に示した電流源28及びスイッチ30を省略し、電圧電流変換回路16の入力端に直列に接続されたスイッチ26及び低出力インピーダンスの電圧源32を備えた構成をしている。
図4は、第3の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、図1に示したスイッチ26及び電流源28を、ループフィルタ14の入力端に直列に接続した構成をしている。
図5は、第4の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、図1に示したスイッチ26及び電流源28を省略し、クロック生成回路34及びセレクタ36を備えた構成をしている。
図6は、第5の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、図1に示したPLLをΔΣ型PLLにしたものである。
図8は、第6の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、ループフィルタ14の出力端に接続されたクランプ回路40を備えている。
Claims (16)
- 基準クロック信号と帰還クロック信号との位相差に基づいて生成された電流信号に基づいて出力クロック信号を生成する電流制御発振器を備えたPLL回路であって、
電流源と、
前記電流制御発振器の入力端及び前記電流源に直列に挿入され、初期化信号に基づいて開閉動作をする初期化スイッチとを備えた
ことを特徴とするPLL回路。 - 基準クロック信号と帰還クロック信号との位相差に基づいて生成された電圧信号を電流信号に変換する電圧電流変換回路を備えたPLL回路であって、
電圧源と、
前記電圧電流変換回路の入力端及び前記電圧源に直列に挿入され、初期化信号に基づいて開閉動作をする初期化スイッチと、
当該PLL回路がデッドロック状態にあることを検出するデッドロック検出回路と、
当該PLL回路の起動時及び前記デッドロック検出回路よって検出されたデッドロック状態が所定時間以上持続したときに前記初期化信号を出力する制御部とを備えた
ことを特徴とするPLL回路。 - 基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタと、前記ループフィルタの出力電圧を電流に変換する電圧電流変換回路とを備えたPLL回路であって、
電流源と、
前記ループフィルタの入力端及び前記電流源に直列に挿入され、初期化信号に基づいて開閉動作をする初期化スイッチと、
前記電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号に基づいて開閉動作をするリセットスイッチとを備えた
ことを特徴とするPLL回路。 - 請求項3に記載のPLL回路において、
当該PLL回路がデッドロック状態にあることを検出するデッドロック検出回路と、
前記デッドロック検出回路よって検出されたデッドロック状態が所定時間以上持続したとき前記リセット信号を出力する制御部とを備えた
ことを特徴とするPLL回路。 - 請求項4に記載のPLL回路において、
前記制御部は、前記リセット信号の出力に続けて前記初期化信号を出力する
ことを特徴とするPLL回路。 - 基準クロック信号と帰還クロック信号との位相差を比較する位相比較器を備えたPLL回路であって、
前記基準クロック信号に対して位相差を有するダミークロック信号を生成するクロック生成回路と、
初期化信号に基づいて、前記帰還クロック信号及びダミークロック信号のいずれか一方を選択的に前記位相比較器に入力するセレクタとを備えた
ことを特徴とするPLL回路。 - 請求項6に記載のPLL回路において、
前記クロック生成回路は、
前記基準クロックを反転するインバータと、
前記インバータの出力から前記ダミークロック信号を生成する分周器とを有する
ことを特徴とするPLL回路。 - 請求項1、3及び6のいずれか一つに記載のPLL回路において、
当該PLL回路の起動時に前記初期化信号を出力する制御部を備えた
ことを特徴とするPLL回路。 - 請求項1及び6のいずれか一つに記載のPLL回路において、
前記基準クロック信号と前記帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタと、
前記ループフィルタの出力電圧を電流に変換する電圧電流変換回路と、
前記電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号に基づいて開閉動作をするリセットスイッチとを備えた
ことを特徴とするPLL回路。 - 請求項9に記載のPLL回路において、
当該PLL回路がデッドロック状態にあることを検出するデッドロック検出回路と、
前記デッドロック検出回路よって検出されたデッドロック状態が所定時間以上持続したとき前記リセット信号を出力する制御部とを備えた
ことを特徴とするPLL回路。 - 請求項10に記載のPLL回路において、
前記制御部は、前記リセット信号の出力に続けて前記初期化信号を出力する
ことを特徴とするPLL回路。 - 請求項1、2、3及び6のいずれか一つに記載のPLL回路において、
前記出力クロック信号から前記帰還クロック信号を生成する分数分周器と、
前記分数分周器に分数分周比を与えるΔΣコントローラとを備えた
ことを特徴とするPLL回路。 - 請求項12に記載のPLL回路において、
前記ΔΣコントローラは、前記初期化信号に基づいて、所定の整数分周比を前記分数分周器に与える
ことを特徴とするPLL回路。 - 基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタを備えたPLL回路であって、
前記ループフィルタの出力電圧範囲を制限するクランプ回路を備えた
ことを特徴とするPLL回路。 - 請求項14に記載のPLL回路において、
前記クランプ回路は、エミッタフォロワ回路である
ことを特徴とするPLL回路。 - 請求項14に記載のPLL回路において、
前記クランプ回路は、ソースフォロワ回路である
ことを特徴とするPLL回路。
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