JP2008113434A - チャージポンプがない位相固定ループ回路及びこれを含む集積回路 - Google Patents

チャージポンプがない位相固定ループ回路及びこれを含む集積回路 Download PDF

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Abstract

【課題】チャージポンプがない位相固定ループ及びこれを含む集積回路を提供する。
【解決手段】チャージポンプがない位相固定ループは、位相周波数検出器及びループフィルタを含む。ループフィルタは、プルアップ抵抗、プルアップ抵抗と直列に連結されたプルダウン抵抗及びプルアップ抵抗とプルダウン抵抗の連結ノードと連結された電気容量部を含み、位相周波数検出器から第１制御信号が入力される時に提供される第１基準電圧の入力を受けてプルアップ抵抗と電気容量部によって形成されたパスを通じて電気容量部を充電させ、位相周波数検出器から第２制御信号が入力される時に提供される第１基準電圧より低い第２基準電圧の入力を受けてプルダウン抵抗と電気容量部によって形成されたパスを通じて電気容量部を放電させ、充電された又は放電された電気容量部に基づいて生成された制御電圧を出力する。
【選択図】 図２

Description

本発明は位相固定ループ回路に係り、特に、低い電圧で動作可能で、広い入力範囲の制御電圧を有する、チャージポンプがない位相固定ループ回路及びこれを含む集積回路に関する。
所望の周波数を有する安定化されたクロック信号を必要とする電子装置は位相固定ループを含む。
位相固定ループは、一般的に位相周波数検出器（ＰＦＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＦ）、電圧制御発振器（ＶＣＯ）、及び分周器を含むことができ、入力信号ＦＩＮと分周信号ＦＯＵＴ／Ｍ間の位相／周波数差を検出し、検出された結果に基づいて出力信号ＦＯＵＴの位相／周波数を制御する。
電圧制御発振器は、ループフィルタから出力された制御電圧に基づいて動作する。例えば、制御電圧が低い場合には電圧制御発振器は低い周波数を有する出力信号ＦＯＵＴを出力することができ、制御電圧が高い場合には電圧制御発振器は高い周波数を有する出力信号ＦＯＵＴを出力することができる。
図１は、制御電圧による出力信号の周波数を示すグラフである。
第１グラフ１１０では傾斜が大きいため、制御電圧の変化によって出力信号ＦＯＵＴの周波数変化が大きい。反面、第２グラフ１２０では傾斜が相対的に小さいため、制御電圧の変化によって出力信号ＦＯＵＴの周波数変化が相対的に小さい。従って、安定的な周波数を有する出力信号ＦＯＵＴを得るためには、電圧制御発振器は広い入力範囲を有する制御電圧に基づいて動作しなければならない。
安定的な周波数を有する出力信号ＦＯＵＴを生成するために、非特許文献１及び非特許文献２に開示された従来の位相固定ループでは、広い入力範囲の制御電圧を有するようにチャージポンプが改善されている。しかし、前記従来の位相固定ループのチャージポンプは複雑であり、超微細な工程では低い電圧で動作可能に設計されなければならないという問題がある。
L.Sun and D.Nelson, A 1.0V GHz Range 0.13μm CMOS Frequency Synthesizer, IEEE Custom Integrated Circuits Conference, pp.327-330, May 2001 R.Gu, et al., A 6.25GHz 1V LC-PLL in 0.13 μm CMOS, ISSCC Digest of Technical Papers, pp.594-595, Feb. 2005
本発明の目的は、前記従来技術の問題点を解決するために、低い電圧で動作可能で広い入力範囲の制御電圧を有するチャージポンプがない位相固定ループを提供することにある。
本発明の他の目的は、低い電圧で動作可能で広い入力範囲の制御電圧を有するチャージポンプがない位相固定ループを含む集積回路を提供することにある。
本発明の更に他の目的は、低い電圧で動作可能で広い入力範囲の制御電圧を有するチャージポンプがない位相固定ループの位相を固定する方法を提供することにある。
前記目的を達成するために、本発明のチャージポンプがない位相固定ループ回路は、位相周波数検出器、及びプルアップ抵抗、前記プルアップ抵抗と直列に連結されたプルダウン抵抗及び前記プルアップ抵抗と前記プルダウン抵抗の連結ノードに連結された電気容量部を含み、前記位相周波数検出器から前記第１制御信号が入力される時に提供される第１基準電圧の入力を受けて前記プルアップ抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を充電させ、前記位相周波数検出器から第２制御信号が入力される時に提供される前記第１基準電圧より低い第２基準電圧の入力を受けて前記プルダウン抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を放電させ、前記充電された又は放電された電気容量部に基づいて生成された制御電圧を出力するループフィルタを含む。
前記ループフィルタは、前記第１制御信号に基づいてターンオンされ前記電気容量部が充電されるように前記第１基準電圧を前記プルアップ抵抗と前記電気容量部によって形成されたパスに提供するプルアップスイッチ、及び前記第２制御信号に基づいてターンオンされ前記電気容量部が放電されるように前記第２基準電圧を前記プルダウン抵抗と前記電気容量部によって形成されたパスに提供するプルダウンスイッチを更に含むことができる。
例えば、前記プルアップ抵抗は前記プルアップスイッチの寄生電気容量のインピーダンスより大きく、前記プルダウン抵抗は前記プルダウンスイッチの寄生電気容量のインピーダンスより大きくなることができる。従って、前記ループフィルタが前記第１及び第２制御信号を全部入力受けした場合には前記ループフィルタは前記第１及び第２基準電圧の入力を受けて前記プルアップ抵抗と前記プルダウン抵抗によって形成されたパスを通じて電流を通過させることにより電力消費を減少させることができる。
前記プルアップスイッチは、前記第１制御信号が反転された第１反転制御信号に基づいてターンオンされるプルアップＰＭＯＳ、及び前記プルアップＰＭＯＳのソースと連結されたドレイン及び前記プルアップＰＭＯＳのドレインと連結されたソースを有し、前記第１制御信号に基づいてターンオンされるプルアップＮＭＯＳを含むことができる。
前記プルダウンスイッチは、前記第２制御信号に基づいてターンオンされるプルダウンＮＭＯＳ、及び前記プルダウンＮＭＯＳのドレインと連結されたソース及び前記プルダウンＮＭＯＳのソースと連結されたドレインを有し、前記第２制御信号が反転された第２反転制御信号に基づいてターンオンされるプルダウンＰＭＯＳを含むことができる。
前記プルダウンスイッチは、第３基準電圧によってターンオンされるＮＭＯＳ、及び前記ＮＭＯＳのドレインと連結されたソース及び前記ＮＭＯＳのソースと連結されたドレインを有し、前記第３基準電圧より低い電圧を有する第４基準電圧によってターンオンされるＰＭＯＳを更に含み、前記第２制御信号が前記ＮＭＯＳのソース及び前記ＰＭＯＳのドレインに提供され、前記提供された第２制御信号が前記ＮＭＯＳのドレイン及び前記ＰＭＯＳのソースから出力され、前記出力された第２制御信号は前記プルダウンＮＭＯＳのゲートに提供されることができる。
例えば、前記電気容量部は、メインキャパシタ、前記メインキャパシタと直列に連結されるリップル防止抵抗、及び前記メインキャパシタと並列に連結されたリップル防止キャパシタを含むことができる。
位相固定ループは、前記制御電圧に基づいて発振信号を出力する電圧制御発振機を更に含むことができる。
又、位相固定ループは、前記発振信号をＮ（Ｎは自然数）に分周し、前記分周された発振信号をフィードバック信号として前記位相周波数検出器に提供する分周器を更に含むことができる。
前記他の目的を達成するために、本発明の位相固定ループを含む集積回路（ＩＣ）において、前記位相固定ループは、位相周波数検出器、及びプルアップ抵抗、前記プルアップ抵抗と直列に連結されたプルダウン抵抗及び前記プルアップ抵抗と前記プルダウン抵抗の連結ノードと連結された電気容量部を含み、前記位相周波数検出器から第１制御信号が入力される時に提供される第１基準電圧の入力を受けて前記プルアップ抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を充電させ、前記位相周波数検出器から第２制御信号が入力される時に提供される第２基準電圧の入力を受けて前記プルダウン抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を放電させ、前記充電された又は放電された電気容量部に基づいて生成された制御電圧を出力するループフィルタを含むことができる。
前記ループフィルタは、前記第１制御信号に基づいてターンオンされ前記電気容量部が充電されるように前記第１基準電圧を前記プルアップ抵抗と前記電気容量部によって形成されたパスに提供するプルアップスイッチ、及び前記第２制御信号に基づいてターンオンされ前記電気容量部が放電されるように前記第２基準電圧を前記プルダウン抵抗と前記電気容量部によって形成されたパスに提供するプルダウンスイッチを更に含むことができる。
例えば、前記プルアップ抵抗は前記プルアップスイッチの寄生電気容量のインピーダンスより大きく、前記プルダウン抵抗は前記プルダウンスイッチの寄生電気容量のインピーダンスより大きくなることができる。従って、前記ループフィルタが前記第１及び第２制御信号を全部入力受けした場合には前記ループフィルタは前記第１及び第２基準電圧の入力を受けて前記プルアップ抵抗と前記プルダウン抵抗によって形成されたパスを通じて電流を通過させることにより電力消費を減少させることができる。
前記プルアップスイッチは、前記第１制御信号が反転された第１反転制御信号に基づいてターンオンされるプルアップＰＭＯＳ、及び前記プルアップＰＭＯＳのソースと連結されたドレイン及び前記プルアップＰＭＯＳのドレインと連結されたソースを有し、前記第１制御信号に基づいてターンオンされるプルアップＮＭＯＳを含むことができる。
前記プルダウンスイッチは、前記第２制御信号に基づいてターンオンされるプルダウンＮＭＯＳ、及び前記プルダウンＮＭＯＳのドレインと連結されたソース及び前記プルダウンＮＭＯＳのソースと連結されたドレインを有し、前記第２制御信号が反転された第２反転制御信号に基づいてターンオンされるプルダウンＰＭＯＳを含むことができる。
前記プルダウンスイッチは、第３基準電圧によってターンオンされるＮＭＯＳ、及び前記ＮＭＯＳのドレインと連結されたソース及び前記ＮＭＯＳのソースと連結されたドレインを有し、前記第３基準電圧より低い電圧を有する第４基準電圧によってターンオンされるＰＭＯＳを更に含み、前記第２制御信号が前記ＮＭＯＳのソース及び前記ＰＭＯＳのドレインに提供され、前記提供された第２制御信号が前記ＮＭＯＳのドレイン及び前記ＰＭＯＳのソースから出力され、前記出力された第２制御信号は前記プルダウンＮＭＯＳのゲートに提供されることができる。
例えば、前記電気容量部は、メインキャパシタ、前記メインキャパシタと直列に連結されるリップル防止抵抗、及び前記メインキャパシタと並列に連結されるリップル防止キャパシタを含むことができる。
位相固定ループは、前記制御電圧に基づいて発振信号を出力する電圧制御発振器を更に含むことができる。
又、位相固定ループは、前記発振信号をＮ（Ｎは自然数）に分周し、前記分周された発振信号をフィードバック信号として前記位相周波数検出器に提供する分周器を更に含むことができる。
前記更に他の目的を達成するために、本発明の位相周波数検出器、及びプルアップ抵抗、前記プルアップ抵抗と直列に連結されたプルダウン抵抗、前記プルアップ抵抗と前記プルダウン抵抗の連結ノードに連結された電気容量部を含むループフィルタを含む位相固定ループにおいて、位相を固定する方法は、前記位相周波数検出器から第１制御信号が入力される時に提供される第１基準電圧の入力を受けて前記プルアップ抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を充電させる段階、前記位相周波数検出器から第２制御信号が入力される時に提供される第２基準電圧の入力を受けて前記プルダウン抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を放電させる段階、及び前記充電された又は放電された電気容量部に基づいて生成された制御電圧を出力する段階を含む。
前記方法は、前記ループフィルタが前記第１及び第２制御信号を全部入力受けした場合には前記ループフィルタは前記第１及び第２基準電圧の入力を受けて前記プルアップ抵抗と前記プルダウン抵抗によって形成されたパスを通じて電流を通過させる段階を更に含むことができる。又、前記方法は、前記生成された制御電圧に基づいて発振信号を出力する段階を更に含むことができる。
従って、チャージポンプがない位相固定ループは低い電圧で動作可能で、広い入力範囲の制御電圧を有する。
以下、本発明の実施例を図面を参照して説明する。
図２は、本発明の一実施例によるチャージポンプがない位相固定ループを示すブロック図である。
図２を参照すると、位相固定ループ２００は、位相周波数検出器２１０、ループフィルタ２２０、電圧制御発振器２３０、及び分周器２４０を含む。
位相周波数検出器２１０は、入力信号ＦＩＮとフィードバック信号ＦＯＵＴ／Ｍの入力を受けて、入力信号ＦＩＮ及びフィードバック信号ＦＯＵＴ／Ｍ間の位相／周波数差を検出する。入力信号ＦＩＮ及びフィードバック信号ＦＯＵＴ／Ｍ間の位相／周波数差が発生する場合には、位相周波数検出器２１０は、第１及び第２制御信号（例えば、ＵＰ信号とＤＮ信号）を生成する。
例えば、入力信号ＦＩＮがフィードバック信号ＦＯＵＴ／Ｍより遅いと、位相周波数検出器２１０は第１制御信号（即ち、ＵＰ信号）を生成することができ、入力信号ＦＩＮがフィードバック信号ＦＯＵＴ／Ｍより先行すると、位相周波数検出器２１０は第２制御信号（即ち、ＤＯＷＮ信号）を生成することができる。
ループフィルタ２２０は、位相周波数検出器２１０から出力された第１及び第２制御信号に基づいて制御電圧ＶＣＯＮを生成する。例えば、ループフィルタ２２０が第１制御電圧の入力を受けた場合には、ループフィルタ２２０は増加された制御電圧ＶＣＯＮを生成することができ、ループフィルタ２２０が第２制御電圧の入力を受けた場合にはループフィルタ２２０が減少された制御電圧ＶＣＯＮを生成することができる。ループフィルタ２２０の動作方式は後述する。
電圧制御発振器２３０は、ループフィルタ２２０から出力された制御電圧に基づいて発振信号ＦＯＵＴを出力する。例えば、制御電圧が増加された場合には電圧制御発振器２３０は、高い周波数を有する発振信号ＦＯＵＴを出力することができ、制御電圧が減少された場合には電圧制御発振器２３０は低い周波数を有する発振信号ＦＯＵＴを出力することができる。
分周器２４０は、電圧制御発振器２３０から出力された発振信号ＦＯＵＴをＭ（Ｍは自然数）に分周し、分周された発振信号をフィードバック信号ＦＯＵＴ／Ｍとして位相周波数検出器２１０に提供する。
従って、本発明の一実施例による位相固定ループ２００は、集積回路（ＩＣ）内に具現されることができ、又、チャージポンプ（ＣＰ）なしに具現されることもできる。
図３は、図２に図示されたループフィルタの構造を示す回路図である。
図３を参照すると、ループフィルタ２２０は、プルアップスイッチ３１０、プルダウンスイッチ３２０、プルアップ抵抗３３０、プルダウン抵抗３４０、連結ノード３５０、及び電気容量部３６０を含む。
例えば、プルダウン抵抗３４０は、連結ノード３５０に連結されたプルアップ抵抗３３０と直列に連結することができ、電気容量部３６０はプルアップ抵抗３３０とプルダウン抵抗３４０の連結ノード３５０に連結することができる。
プルアップスイッチ３１０は、位相周波数検出器２１０から出力された第１制御信号（例えば、ＵＰ信号）に基づいてターンオンされ電気容量部３６０が充電されるように第１基準電圧ＲＥＦＰ（例えば、ＶＤＤ）をプルアップ抵抗３３０とプルアップスイッチ３１０とによって形成されたパスに提供する。
例えば、プルアップスイッチ３１０は、第１制御信号が反転された第１反転制御信号に基づいてターンオンされるプルアップＰＭＯＳ３１４、及びプルアップＰＭＯＳ３１２のソースと連結されたドレイン及びプルアップＰＭＯＳ３１２のドレインと連結されたソースを有し、第１制御信号に基づいてターンオンされるプルアップＮＭＯＳ３１６を含むことができる。
プルダウンスイッチ３２０は、位相周波数検出器２１０から出力された第２制御信号に基づいてターンオンされ電気容量部３６０が放電されるように第２基準電圧ＲＥＦＮ（例えば、ＶＧＮＤ）をプルダウン抵抗３４０とプルダウンスイッチ３２０によって形成されたパスに提供する。
例えば、プルダウンスイッチ３２０は、第２制御信号に基づいてターンオンされるプルダウンＮＭＯＳ３２６及びプルダウンＮＭＯＳ３２６のドレインと連結されたソース及びプルダウンＮＭＯＳ３２６のソースと連結されたドレインを有し、第２制御信号が反転された第２反転制御信号に基づいてターンオンされるプルダウンＰＭＯＳ３２８を含むことができる。
又、プルダウンスイッチ３２０は、第３基準電圧（例えば、ＶＤＤ）によってターンオンされるＮＭＯＳ３２２及びＮＭＯＳ３２２のドレインと連結されたソース及びＮＭＯＳ３２２のソースと連結されたドレインを有し、第３基準電圧より低い電圧を有する第４基準電圧（例えば、ＶＧＮＤ）によってターンオンされるＰＭＯＳ３２４を更に含むことができる。
プルアップ抵抗３３０は、プルアップスイッチ３１０の寄生電気容量のインピーダンスより大きく、プルダウン抵抗３４０はプルダウンスイッチ３２０の寄生電気容量のインピーダンスより大きい。従って、プルアップスイッチ３１０及びプルダウンスイッチ３２０が全部ターンオンされる場合には、プルアップ抵抗３３０及びプルダウン抵抗３４０によって電力消費を減少させることができる。
電気容量部３６０は、位相周波数検出器２１０から出力された第１及び第２制御信号に基づいて充電又は放電され、充電又は放電された電荷量に基づいて制御電圧ＶＣＯＮを生成する。
例えば、電気容量部３６０は、制御電圧ＶＣＯＮを生成するために、メインキャパシタ３６２、メインキャパシタ３６２と直列に連結されるリップル防止抵抗３６４、及びメインキャパシタ３６２と並列に連結されるリップル防止キャパシタ３６６を含むことができる。
図４は、ループフィルタが電気容量部を充電させて制御電圧を増加させる過程を説明するための図で、図５は、ループフィルタが電気容量部を放電させて制御電圧を減少させる過程を説明するための図で、図６は、ループフィルタが電力消費を減少させるための過程を説明するための図である。
図４において、ループフィルタ２２０は、位相周波数検出器２１０から第１制御信号が入力される時に提供される第１基準電圧ＲＥＦＰの入力を受けてプルアップ抵抗３３０とプルアップスイッチ３１０によって形成されたパスを通じて電気容量部３６０を充電させる。
例えば、第１制御信号が入力される時、ループフィルタ２２０はプルアップ抵抗３３０と電気容量部３６０を利用して１次ＲＣ積分回路を形成することができる。
図５において、ループフィルタ２２０は、位相周波数検出器２１０から第２制御信号が入力される時に提供される第１基準電圧ＲＥＦＰより低い第２基準電圧ＲＥＦＮの入力を受けて、プルダウン抵抗３４０とプルダウンスイッチ３２０によって形成されたパスを通じて電気容量部３６０を放電させる。
例えば、第２制御信号が入力される時、ループフィルタ２２０はプルダウン抵抗３４０と電気容量部３６０を利用して１次ＲＣ積分回路を形成することができる。
図６において、ループフィルタ２２０が第１及び第２制御信号を全部入力受けした場合には、ループフィルタ２２０は第１及び第２基準電圧ＲＥＦＰ、ＲＥＦＮの入力を受けて矢印方向であるプルアップ抵抗３３０とプルダウン抵抗３４０によって形成されたパスを通じて電流を通過させる。従って、電力消費を減少させることができる。
例えば、第１及び第２制御信号が全部入力される場合にはループフィルタ２２０はプルアップ抵抗３３０及びプルダウン抵抗３４０を利用して直列抵抗回路を形成することができる。
図７は、本発明の一実施例による位相固定ループの性能を示すグラフである。
図７において、第１グラフ７１０は、ピーク対ピーク（Ｐ−Ｐ、Ｐｅａｋ−ｔｏ−Ｐｅａｋ）ジッタの絶対値を示し、図２グラフ７２０はピーク対ピークジッタと周期との比率を示す相対値を示す。
図７では、位相固定ループ２００がチャージポンプなしにループフィルタ２２０をプルアップ抵抗３３０とプルダウン抵抗３４０を利用して具現する場合でも位相固定ループ２００が効率的に動作することを示す。
前述したように、本発明のチャージポンプがない位相固定ループは低い電圧で動作可能で、広い入力範囲の制御電圧を有する。
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
制御電圧による出力信号の周波数を示すグラフである。 本発明の一実施例によるチャージポンプがない位相固定ループを示すブロック図である。 図２に図示されたループフィルタの構造を示す回路図である。 フールフィルタが電気容量部を充電させて制御電圧を増加させる過程を説明するための図である。 ループフィルタが電気容量部を放電させて制御電圧を減少させる過程を説明するための図である。 ループフィルタが電力消費を減少させるための過程を説明するための図である。 本発明の一実施例による位相固定ループの性能を示すグラフである。
符号の説明
２２０ ループフィルタ
３１０ プルアップスイッチ
３２０ プルダウンスイッチ
３３０ プルアップ抵抗
３４０ プルダウン抵抗
３５０ 連結ノード
３６０ 電気容量部

Claims (23)

  1. 入力信号とフィードバック信号の位相を比較して第１及び第２制御信号を発生する位相周波数検出器と、
    プルアップ抵抗、前記プルアップ抵抗と直列に連結されたプルダウン抵抗及び前記プルアップ抵抗と前記プルダウン抵抗の連結ノードに連結された電気容量部を含み、前記位相周波数検出器から前記第１制御信号が入力される時に提供される第１基準電圧の入力を受けて前記プルアップ抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を充電させ、前記位相周波数検出器から前記第２制御信号が入力される時に提供される前記第１基準電圧より低い第２基準電圧の入力を受けて前記プルダウン抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を放電させ、前記充電された又は放電された電気容量部に基づいて生成された制御電圧を出力するループフィルタと、を含むことを特徴とするチャージポンプのない位相固定ループ回路。
  2. 前記ループフィルタは、
    前記第１制御信号に基づいてターンオンされ前記電気容量部が充電されるように前記第１基準電圧を前記プルアップ抵抗と前記電気容量部によって形成されたパスに提供するプルアップスイッチと、
    前記第２制御信号に基づいてターンオンされ前記電気容量部が放電されるように前記第２基準電圧を前記プルダウン抵抗と前記電気容量部によって形成されたパスに提供するプルダウンスイッチと、を更に含むことを特徴とする請求項１記載の位相固定ループ回路。
  3. 前記プルアップ抵抗は前記プルアップスイッチの寄生電気容量のインピーダンスより大きく、前記プルダウン抵抗は前記プルダウンスイッチの寄生電気容量のインピーダンスより大きいことを特徴とする請求項２記載の位相固定ループ回路。
  4. 前記ループフィルタが前記第１及び第２制御信号を全部入力受けた場合には前記ループフィルタは前記第１及び第２基準電圧の入力を受けて前記プルアップ抵抗と前記プルダウン抵抗によって形成されたパスを通じて電流を通過させることにより電力消費を減少させることを特徴とする請求項３記載の位相固定ループ回路。
  5. 前記プルアップスイッチは、
    前記第１制御信号が反転された第１反転制御信号に基づいてターンオンされるプルアップＰＭＯＳと、
    前記プルアップＰＭＯＳのソースと連結されたドレイン及び前記プルアップＰＭＯＳのドレインと連結されたソースを有し、前記第１制御信号に基づいてターンオンされるプルアップＮＭＯＳと、を含むことを特徴とする請求項２記載の位相固定ループ回路。
  6. 前記プルダウンスイッチは、
    前記第２制御信号に基づいてターンオンされるプルダウンＮＭＯＳと、
    前記プルダウンＮＭＯＳのドレインと連結されたソース及び前記プルダウンＮＭＯＳのソースと連結されたドレインを有し、前記第２制御信号が反転された第２反転制御信号に基づいてターンオンされるプルダウンＰＭＯＳと、を含むことを特徴とする請求項２記載の位相固定ループ回路。
  7. 前記プルダウンスイッチは、
    第３基準電圧によってターンオンされるＮＭＯＳと、
    前記ＮＭＯＳのドレインと連結されたソース及び前記ＮＭＯＳのソースと連結されたドレインを有し、前記第３基準電圧より低い電圧を有する第４基準電圧によってターンオンされるＰＭＯＳと、を更に含み、
    前記第２制御信号が前記ＮＭＯＳのソース及び前記ＰＭＯＳのドレインに提供され、前記提供された第２制御信号が前記ＮＭＯＳのドレイン及び前記ＰＭＯＳのソースから出力され、前記出力された第２制御信号は前記プルダウンＮＭＯＳのゲートに提供されることを特徴とする請求項６記載の位相固定ループ回路。
  8. 前記電気容量部は、
    メインキャパシタと、
    前記メインキャパシタと直列に連結されるリップル防止抵抗と、
    前記メインキャパシタと並列に連結されたリップル防止キャパシタと、を含むことを特徴とする請求項１記載の位相固定ループ回路。
  9. 前記制御電圧に基づいて発振信号を出力する電圧制御発振器を更に含むことを特徴とする請求項１記載の位相固定ループ回路。
  10. 前記発振信号をＮ（Ｎは自然数）に分周し、前記分周された発振信号をフィードバック信号として前記位相周波数検出器に提供する分周器を更に含むことを特徴とする請求項９記載の位相固定ループ回路。
  11. 位相固定ループを含む集積回路において、前記位相固定ループは、
    入力信号とフィードバック信号の位相を比較して第１及び第２制御信号を発生する位相周波数検出器と、
    プルアップ抵抗、前記プルアップ抵抗と直列に連結されたプルダウン抵抗及び前記プルアップ抵抗と前記プルダウン抵抗の連結ノードに連結された電気容量部を含み、前記位相周波数検出器から前記第１制御信号が入力される時に提供される第１基準電圧の入力を受けて前記プルアップ抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を充電させ、前記位相周波数検出器から前記第２制御信号が入力される時に提供される第２基準電圧の入力を受けて前記プルダウン抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を放電させ、前記充電された又は放電された電気容量部に基づいて生成された制御電圧を出力するループフィルタと、を含むことを特徴とする集積回路。
  12. 前記ループフィルタは、
    前記第１制御信号に基づいてターンオンされ前記電気容量部が充電されるように前記第１基準電圧を前記プルアップ抵抗と前記電気容量部によって形成されたパスに提供するプルアップスイッチと、
    前記第２制御信号に基づいてターンオンされ前記電気容量部が放電されるように前記第２基準電圧を前記プルダウン抵抗と前記電気容量部によって形成されたパスに提供するプルダウンスイッチと、を更に含むことを特徴とする請求項１１記載の集積回路。
  13. 前記プルアップ抵抗は前記プルアップスイッチの寄生電気容量のインピーダンスより大きく、前記プルダウン抵抗は前記プルダウンスイッチの寄生電気容量のインピーダンスより大きいことを特徴とする請求項１２記載の集積回路。
  14. 前記ループフィルタが前記第１及び第２制御信号を全部入力受けした場合には前記ループフィルタは前記第１及び第２基準電圧の入力を受けて前記プルアップ抵抗と前記プルダウン抵抗によって形成されたパスを通じて電流を通過させることにより電力消費を減少させることを特徴とする請求項１２記載の集積回路。
  15. 前記プルアップスイッチは、
    前記第１制御信号が反転された第１反転制御信号に基づいてターンオンされるプルアップＰＭＯＳと、
    前記プルアップＰＭＯＳのソースと連結されたドレイン及び前記プルアップＰＭＯＳのドレインと連結されたソースを有し、前記第１制御信号に基づいてターンオンされるプルアップＮＭＯＳと、を含むことを特徴とする請求項１２記載の集積回路。
  16. 前記プルダウンスイッチは、
    前記第２制御信号に基づいてターンオンされるプルダウンＮＭＯＳと、
    前記プルダウンＮＭＯＳのドレインと連結されたソース及び前記プルダウンＮＭＯＳのソースと連結されたドレインを有し、前記第２制御信号が反転された第２反転制御信号に基づいてターンオンされるプルダウンＰＭＯＳと、を含むことを特徴とする請求項１２記載の集積回路。
  17. 前記プルダウンスイッチは、
    第３基準電圧によってターンオンされるＮＭＯＳと、
    前記ＮＭＯＳのドレインと連結されたソース及び前記ＮＭＯＳのソースと連結されたドレインを有し、前記第３基準電圧より低い電圧を有する第４基準電圧によってターンオンされるＰＭＯＳと、を更に含み、
    前記第２制御信号が前記ＮＭＯＳのソース及び前記ＰＭＯＳのドレインに提供され、前記提供された第２制御信号が前記ＮＭＯＳのドレイン及び前記ＰＭＯＳのソースから出力され、前記出力された第２制御信号は前記プルダウンＮＭＯＳのゲートに提供されることを特徴とする請求項１６記載の集積回路。
  18. 前記電気容量部は、
    メインキャパシタと、
    前記メインキャパシタと直列に連結されるリップル防止抵抗と、
    前記メインキャパシタと並列に連結されるリップル防止キャパシタと、を含むことを特徴とする請求項１１記載の集積回路。
  19. 前記位相固定ループは、
    前記制御電圧に基づいて発振信号を出力する電圧制御発振器を更に含むことを特徴とする請求項１１記載の集積回路。
  20. 前記位相固定ループは、
    前記発振信号をＮ（Ｎは自然数）に分周し、前記分周された発振信号をフィードバック信号として前記位相周波数検出器に提供する分周器を更に含むことを特徴とする請求項１９記載の集積回路。
  21. 位相周波数検出器から第１制御信号が入力される時に提供される第１基準電圧の入力を受けてプルアップ抵抗と電気容量部によって形成されたパスを通じて前記電気容量部を充電させる段階と、
    前記位相周波数検出器から第２制御信号が入力される時に提供される第２基準電圧の入力を受けてプルダウン抵抗と前記電気容量部によって形成されたパスを通じて前記電気容量部を放電させる段階と、
    前記充電された又は放電された電気容量部に基づいて生成された制御電圧を出力する段階と、を含むことを特徴とする位相を固定する方法。
  22. 前記ループフィルタが前記第１及び第２制御信号を全部入力受けた場合には前記ループフィルタは前記第１及び第２基準電圧の入力を受けて前記プルアップ抵抗と前記プルダウン抵抗によって形成されたパスを通じて電流を通過させる段階を更に含むことを特徴とする請求項２１記載の方法。
  23. 前記生成された制御電圧に基づいて発振信号を出力する段階を更に含むことを特徴とする請求項２２記載の方法。
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