JPS60132419A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS60132419A JPS60132419A JP58239792A JP23979283A JPS60132419A JP S60132419 A JPS60132419 A JP S60132419A JP 58239792 A JP58239792 A JP 58239792A JP 23979283 A JP23979283 A JP 23979283A JP S60132419 A JPS60132419 A JP S60132419A
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- JP
- Japan
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- signal
- voltage
- frequency
- limiter
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ低送あるいは磁気ディスク装置などに
おけるデータ弁別回路に関し、特に位相同期回M (以
後P L I、と称す)に関する。
おけるデータ弁別回路に関し、特に位相同期回M (以
後P L I、と称す)に関する。
磁気ディスク装置等の性能の一つに記゛憶答量が挙けら
れる。記憶容量はディスク板の単位曲績当りにいかに多
くの情報を記録するかにある。
れる。記憶容量はディスク板の単位曲績当りにいかに多
くの情報を記録するかにある。
その実現手段として変調方式の選択にも大きく左右され
る。
る。
データをディスク板に記録するとき、一端デーータをデ
ィジタル変調して記録するが、再生時はデータとそのデ
ータに位相が同期したクロックが必要となる。しかし記
録効果率の点から前記2つの信号を別々に記録する訳に
はいかない。
ィジタル変調して記録するが、再生時はデータとそのデ
ータに位相が同期したクロックが必要となる。しかし記
録効果率の点から前記2つの信号を別々に記録する訳に
はいかない。
そこで磁気ディスク装置では記録すべきデータとクロν
りが混在する変調方式(以後セルフクロック方式と称す
)を使用している。
りが混在する変調方式(以後セルフクロック方式と称す
)を使用している。
セルフクロック方式を用いた場合、再生信号からクロッ
クを抽出する作業が必要となり、一般にPLLで実現さ
れる。
クを抽出する作業が必要となり、一般にPLLで実現さ
れる。
PLLは第1図に示すように、■入力と出力の位相差を
検出するディジタル形の位相比較器と0位相比較器から
のディジタル的な位相差を電圧または電流値に変換する
チャージポンプg■LPFと■入力電圧変化を周波数の
変化として出力する電圧制御発振器(以後■COと称す
)から構成され、入力信号に位相が同期したクロツクを
出力する機能を有する。
検出するディジタル形の位相比較器と0位相比較器から
のディジタル的な位相差を電圧または電流値に変換する
チャージポンプg■LPFと■入力電圧変化を周波数の
変化として出力する電圧制御発振器(以後■COと称す
)から構成され、入力信号に位相が同期したクロツクを
出力する機能を有する。
磁気ディスクに使用するPLLは前記位相比較器に特徴
があり、入力パルスが存在する時だけ位相比較を行なう
様に設計する。この理由はセルフクロック方式を採用す
るため、入力パルス間隔が定められた時間以上にはなら
ないが、その時間内で不規則になるためである。しかし
一方前述した位相比較特性を有すると、位相が同期する
周波数を多数存在させることになる。第2図(blはそ
の特性を示1−もので、所望する周波数f:foとする
と、位相が同期して、入出力の位相差θが0となる点が
・・・fo’2. fo、 2fo・・・と多数存在す
る。PLLで必要な周波数はfoだけであり、fo以外
の周波数では同期しない様な対策が必要である。従来は
その対策として次に述べる方法をとった。
があり、入力パルスが存在する時だけ位相比較を行なう
様に設計する。この理由はセルフクロック方式を採用す
るため、入力パルス間隔が定められた時間以上にはなら
ないが、その時間内で不規則になるためである。しかし
一方前述した位相比較特性を有すると、位相が同期する
周波数を多数存在させることになる。第2図(blはそ
の特性を示1−もので、所望する周波数f:foとする
と、位相が同期して、入出力の位相差θが0となる点が
・・・fo’2. fo、 2fo・・・と多数存在す
る。PLLで必要な周波数はfoだけであり、fo以外
の周波数では同期しない様な対策が必要である。従来は
その対策として次に述べる方法をとった。
前記した位相比較特性の他に、第2図(atに示す位相
比y特性を付加し7両者を切り換えて使用する方法であ
る。第2図(atの特性は、位相が同期する周波数を1
つだけ有することを意味する。
比y特性を付加し7両者を切り換えて使用する方法であ
る。第2図(atの特性は、位相が同期する周波数を1
つだけ有することを意味する。
再生時以外は前記第2図(blの位相比較特性を使用し
、再生時に第3図(blの特性を使用する。ここで第2
図(alの位相比較では周波数f、を同図(blの周波
数f、にほぼ一致させておくことが必要で(r′・ あや・ I) 以上従来のPLLについて説明しだが、この方式による
と、2つの位相比較特性を有するため、その切り換え信
号が必要であり、かつ部品点数が増大する欠点があった
。
、再生時に第3図(blの特性を使用する。ここで第2
図(alの位相比較では周波数f、を同図(blの周波
数f、にほぼ一致させておくことが必要で(r′・ あや・ I) 以上従来のPLLについて説明しだが、この方式による
と、2つの位相比較特性を有するため、その切り換え信
号が必要であり、かつ部品点数が増大する欠点があった
。
この発明は前記欠点を改良したもので簡単な構成で高度
性の位相同期を実現できる位相同期回路を提供すること
も目的とする。
性の位相同期を実現できる位相同期回路を提供すること
も目的とする。
この発明は位相比較器に前述した第2図fblに示す位
相比較特性だけを有し、かつ高精度の位相同期を実現で
きるもので、第1図のLPF5の前段または次段にダイ
オードなどから成る電圧リミッタを付加する手段を用い
ている。第1図のVCO6は入力電圧の値に応じて出力
の周波数を変化させる機能を有し、その特性を第5図の
様に近似する。同図は入力電圧■によって出力周波数が
決定されることを表わしている。
相比較特性だけを有し、かつ高精度の位相同期を実現で
きるもので、第1図のLPF5の前段または次段にダイ
オードなどから成る電圧リミッタを付加する手段を用い
ている。第1図のVCO6は入力電圧の値に応じて出力
の周波数を変化させる機能を有し、その特性を第5図の
様に近似する。同図は入力電圧■によって出力周波数が
決定されることを表わしている。
例えば入力電圧がVHのとき2fo、■0のときfoV
Lのときf0/2の周波数となる。第1図VCT56の
入出力特性を示す第5図で明らかな様にVL、<V<V
)lの範囲で扱えば第2図(blの位相比較特性でもf
oだけの周波数で位相同期が可能となる。
Lのときf0/2の周波数となる。第1図VCT56の
入出力特性を示す第5図で明らかな様にVL、<V<V
)lの範囲で扱えば第2図(blの位相比較特性でもf
oだけの周波数で位相同期が可能となる。
この発明は第1図に示すLPF5の前段または次段にダ
イオードなどから成る簡単な電圧リミッタを付加するだ
けで、PLLを実現でき、従来方法に比べ金物量が大幅
に減少し、かつ位相比較特性の切り換え信号も不要とな
る特徴を有する。
イオードなどから成る簡単な電圧リミッタを付加するだ
けで、PLLを実現でき、従来方法に比べ金物量が大幅
に減少し、かつ位相比較特性の切り換え信号も不要とな
る特徴を有する。
以後、図面を参照し2ながら本発明の詳細な説明する。
PLLは周知の様に入力と出力の位相差を検出し、その
位相差に応じて出力の位相を変化させ、前記位相差を零
とする負のフィードバックループである。
位相差に応じて出力の位相を変化させ、前記位相差を零
とする負のフィードバックループである。
まずセルフクロックにMFMを用いた場合のタイムチャ
ートを第3図に示し、同図を参照しなからPLLの動作
を説明する。
ートを第3図に示し、同図を参照しなからPLLの動作
を説明する。
(atはアイスフ板に記録すべきデータである。fbl
はデータialをMFMで変調したときの再生信号波形
である。(C1は波形fblの変化点をパルスにしたも
ので、PLLの入力信号となる。(dlはPLLのVC
石部から出力される発振周波数波形である一fcIはP
LLの位相比較部から次段のチャージポンプに出力され
る位相差信号で信号(clによってセットされ、信号f
dlの前縁でリセットされるパルスである。前記信号(
elのパルス幅はVCOの出力である信号1dlの位相
を進める量である。(flは信号te+と同じく位相比
較器の出力で信号telが存在したときだけ発生させる
パルスでそのパルス幅は信号(diのパルス幅と同じで
ある。
はデータialをMFMで変調したときの再生信号波形
である。(C1は波形fblの変化点をパルスにしたも
ので、PLLの入力信号となる。(dlはPLLのVC
石部から出力される発振周波数波形である一fcIはP
LLの位相比較部から次段のチャージポンプに出力され
る位相差信号で信号(clによってセットされ、信号f
dlの前縁でリセットされるパルスである。前記信号(
elのパルス幅はVCOの出力である信号1dlの位相
を進める量である。(flは信号te+と同じく位相比
較器の出力で信号telが存在したときだけ発生させる
パルスでそのパルス幅は信号(diのパルス幅と同じで
ある。
前記信号telのパルス幅は信号(dlの位相を遅らせ
る量として、次段のチャージポンプに出力される。
る量として、次段のチャージポンプに出力される。
P L Lは人力である信号1clに位相が同期した出
力信号(dlを得るのを目的とすることはすでに述べた
。いま48号fblが矢印の前方に変化すると信号te
lのパルス幅が広くなり、PLLは信号fdlの位相を
進める様に追従する。逆に信号fblカニ大印の後方に
変化するとイ=号te+のパルス幅が狭くなり、1d号
(dlの位相を遅らせる様に追従する。
力信号(dlを得るのを目的とすることはすでに述べた
。いま48号fblが矢印の前方に変化すると信号te
lのパルス幅が広くなり、PLLは信号fdlの位相を
進める様に追従する。逆に信号fblカニ大印の後方に
変化するとイ=号te+のパルス幅が狭くなり、1d号
(dlの位相を遅らせる様に追従する。
PLLが入力信号fclに同期した状態では出力の位相
を進める量である信号telと遅らせる量である信号f
flのパルス幅は同じになる。
を進める量である信号telと遅らせる量である信号f
flのパルス幅は同じになる。
次に本発明の1実施例を第4図に示し第3図の4M号波
形と対応させて説明する。
形と対応させて説明する。
第3図(clが第41図の端子26に入力されると、位
相比較器21は前記入力26とVCO25の出力31と
の位相比較を行ない、位相差信号である第3図C参照と
Tflをそれぞれ第4図27.28に出力する。
相比較器21は前記入力26とVCO25の出力31と
の位相比較を行ない、位相差信号である第3図C参照と
Tflをそれぞれ第4図27.28に出力する。
第4図のチャージポンプ22は位相比較器21からパル
ス幅として出力される位相差を電圧゛まだは電流のアナ
ログ量に変換し次段のLPF23に出力する。
ス幅として出力される位相差を電圧゛まだは電流のアナ
ログ量に変換し次段のLPF23に出力する。
LPF23は通常、抵抗とコンデンサによる1次の系と
し出力をリミッタ24に出力する。リミッタ24はLP
I;”23からの′電圧を制限するもので、入力′電圧
29の上限値を定めて、VCU25に出力する。VCO
251d!jミッタ24からの電圧29によって出力3
1の周波Meffi化させ、入力26と出力3しの位相
を同期させる。ここでvCσ25からの周波数変化はそ
の位相の時間微分であるだめ、VCU25の出力は位相
変化と考える。
し出力をリミッタ24に出力する。リミッタ24はLP
I;”23からの′電圧を制限するもので、入力′電圧
29の上限値を定めて、VCU25に出力する。VCO
251d!jミッタ24からの電圧29によって出力3
1の周波Meffi化させ、入力26と出力3しの位相
を同期させる。ここでvCσ25からの周波数変化はそ
の位相の時間微分であるだめ、VCU25の出力は位相
変化と考える。
以下本発明の特徴であるリミッタ24について詳述する
。
。
データ弁別に用いるPLLは、入力パルス(第3図C参
照)が存在する時だけ位相比較を行なう様に設計するか
、必然的にその位相比較特性は第2図(blの様になる
。これは位相差θが零となる周波数すなわち位相が同期
する周波数が・・・fo/21 fo、 2fo・・・
と多数存在することを意味する。しかしPLLに要求さ
れる周波数は1つである。そのためにはその周波数を、
第2図+blのfoとしたとき、vco <第4図参照
)の周波数変化幅をfo/2から2fqに設定すれば良
い。
照)が存在する時だけ位相比較を行なう様に設計するか
、必然的にその位相比較特性は第2図(blの様になる
。これは位相差θが零となる周波数すなわち位相が同期
する周波数が・・・fo/21 fo、 2fo・・・
と多数存在することを意味する。しかしPLLに要求さ
れる周波数は1つである。そのためにはその周波数を、
第2図+blのfoとしたとき、vco <第4図参照
)の周波数変化幅をfo/2から2fqに設定すれば良
い。
第4図VCO25は入力′電圧によって発振周波数を変
化させるため、前記VC買25の入力電圧を制限すれば
発振周波数の変化幅を設定することが出来る。第5図は
前記■C0の入出力特性を示すもので、い捷前記した周
波数f0/2のときの入力電圧をVL とし、2foの
ときをVHとしだとさ、1111記VCσの入力↑a圧
v ’i vi、< v < VHに設定すれは、第2
図(blの位相特性において、foだりで位相同期がh
」能となる。
化させるため、前記VC買25の入力電圧を制限すれば
発振周波数の変化幅を設定することが出来る。第5図は
前記■C0の入出力特性を示すもので、い捷前記した周
波数f0/2のときの入力電圧をVL とし、2foの
ときをVHとしだとさ、1111記VCσの入力↑a圧
v ’i vi、< v < VHに設定すれは、第2
図(blの位相特性において、foだりで位相同期がh
」能となる。
本発明は第4図■Cυ250入力電圧30を制限すると
ころにあり、リミッタ24で実現している。
ころにあり、リミッタ24で実現している。
リミッタ24の1構成を第6図に示す。第6図12がリ
ミッタでダイオード13とツェナーダイオード14から
成る。
ミッタでダイオード13とツェナーダイオード14から
成る。
ダイオード13は前述したVL (第5図参照)を設定
し、ツェナーダイオード14は前述したVH(第5図参
照)を設定し、ツェナーダイオード14は前述しだV)
l(第5図参照)を設定する役目をしている。
し、ツェナーダイオード14は前述したVH(第5図参
照)を設定し、ツェナーダイオード14は前述しだV)
l(第5図参照)を設定する役目をしている。
以上説明した様に従来のPLLに簡単なリミッタを付加
することによってPLLの簡略化が実現できる。
することによってPLLの簡略化が実現できる。
第1図は従来のPLI、のブロック図、2第2図はその
位相比較特性図、第3図は位相比較器のタイムナヤート
、第4図は本発明の一実施例のブロック図、第5図はV
COの入出力特性図、第6図は電圧1J ミッタ部の構
成を示す図である。 3・・・・・・位相比叡器 4・・・・・・チャージポ
ンプ5・・・・・・ローパスフィルタ 6・・・・・・電圧FdjlJ御発振器 12.・24
・・・・電圧リミッタ第 3 図 第 4 図 第 5 図 ■ 第 6 図
位相比較特性図、第3図は位相比較器のタイムナヤート
、第4図は本発明の一実施例のブロック図、第5図はV
COの入出力特性図、第6図は電圧1J ミッタ部の構
成を示す図である。 3・・・・・・位相比叡器 4・・・・・・チャージポ
ンプ5・・・・・・ローパスフィルタ 6・・・・・・電圧FdjlJ御発振器 12.・24
・・・・電圧リミッタ第 3 図 第 4 図 第 5 図 ■ 第 6 図
Claims (1)
- だセルフクロック方式で変調されたディジタル4R号を
偵調するときに用いる位相同期回路において、MHeロ
ーパスフィルタの前段または次段にダイオードなどによ
って構成される′電圧リミッタを付加することを特徴と
する位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58239792A JPS60132419A (ja) | 1983-12-21 | 1983-12-21 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58239792A JPS60132419A (ja) | 1983-12-21 | 1983-12-21 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60132419A true JPS60132419A (ja) | 1985-07-15 |
Family
ID=17049940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58239792A Pending JPS60132419A (ja) | 1983-12-21 | 1983-12-21 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60132419A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007029428A1 (ja) * | 2005-09-08 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | Pll回路 |
-
1983
- 1983-12-21 JP JP58239792A patent/JPS60132419A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007029428A1 (ja) * | 2005-09-08 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | Pll回路 |
JPWO2007029428A1 (ja) * | 2005-09-08 | 2009-03-26 | パナソニック株式会社 | Pll回路 |
US7746132B2 (en) | 2005-09-08 | 2010-06-29 | Panasonic Corporation | PLL circuit |
JP4623678B2 (ja) * | 2005-09-08 | 2011-02-02 | パナソニック株式会社 | Pll回路 |
US7898305B2 (en) | 2005-09-08 | 2011-03-01 | Panasonic Corporation | PLL circuit |
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