JPS60132419A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS60132419A JPS60132419A JP58239792A JP23979283A JPS60132419A JP S60132419 A JPS60132419 A JP S60132419A JP 58239792 A JP58239792 A JP 58239792A JP 23979283 A JP23979283 A JP 23979283A JP S60132419 A JPS60132419 A JP S60132419A
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- JP
- Japan
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- phase
- signal
- voltage
- frequency
- limiter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ低送あるいは磁気ディスク装置などに
おけるデータ弁別回路に関し、特に位相同期回Ｍ （以
後Ｐ Ｌ Ｉ、と称す）に関する。
おけるデータ弁別回路に関し、特に位相同期回Ｍ （以
後Ｐ Ｌ Ｉ、と称す）に関する。
磁気ディスク装置等の性能の一つに記゛憶答量が挙けら
れる。記憶容量はディスク板の単位曲績当りにいかに多
くの情報を記録するかにある。
れる。記憶容量はディスク板の単位曲績当りにいかに多
くの情報を記録するかにある。
その実現手段として変調方式の選択にも大きく左右され
る。
る。
データをディスク板に記録するとき、一端デーータをデ
ィジタル変調して記録するが、再生時はデータとそのデ
ータに位相が同期したクロックが必要となる。しかし記
録効果率の点から前記２つの信号を別々に記録する訳に
はいかない。
ィジタル変調して記録するが、再生時はデータとそのデ
ータに位相が同期したクロックが必要となる。しかし記
録効果率の点から前記２つの信号を別々に記録する訳に
はいかない。
そこで磁気ディスク装置では記録すべきデータとクロν
りが混在する変調方式（以後セルフクロック方式と称す
）を使用している。
りが混在する変調方式（以後セルフクロック方式と称す
）を使用している。
セルフクロック方式を用いた場合、再生信号からクロッ
クを抽出する作業が必要となり、一般にＰＬＬで実現さ
れる。
クを抽出する作業が必要となり、一般にＰＬＬで実現さ
れる。
ＰＬＬは第１図に示すように、■入力と出力の位相差を
検出するディジタル形の位相比較器と０位相比較器から
のディジタル的な位相差を電圧または電流値に変換する
チャージポンプｇ■ＬＰＦと■入力電圧変化を周波数の
変化として出力する電圧制御発振器（以後■ＣＯと称す
）から構成され、入力信号に位相が同期したクロツクを
出力する機能を有する。
検出するディジタル形の位相比較器と０位相比較器から
のディジタル的な位相差を電圧または電流値に変換する
チャージポンプｇ■ＬＰＦと■入力電圧変化を周波数の
変化として出力する電圧制御発振器（以後■ＣＯと称す
）から構成され、入力信号に位相が同期したクロツクを
出力する機能を有する。
磁気ディスクに使用するＰＬＬは前記位相比較器に特徴
があり、入力パルスが存在する時だけ位相比較を行なう
様に設計する。この理由はセルフクロック方式を採用す
るため、入力パルス間隔が定められた時間以上にはなら
ないが、その時間内で不規則になるためである。しかし
一方前述した位相比較特性を有すると、位相が同期する
周波数を多数存在させることになる。第２図（ｂｌはそ
の特性を示１−もので、所望する周波数ｆ：ｆｏとする
と、位相が同期して、入出力の位相差θが０となる点が
・・・ｆｏ’２． ｆｏ、 ２ｆｏ・・・と多数存在す
る。ＰＬＬで必要な周波数はｆｏだけであり、ｆｏ以外
の周波数では同期しない様な対策が必要である。従来は
その対策として次に述べる方法をとった。
があり、入力パルスが存在する時だけ位相比較を行なう
様に設計する。この理由はセルフクロック方式を採用す
るため、入力パルス間隔が定められた時間以上にはなら
ないが、その時間内で不規則になるためである。しかし
一方前述した位相比較特性を有すると、位相が同期する
周波数を多数存在させることになる。第２図（ｂｌはそ
の特性を示１−もので、所望する周波数ｆ：ｆｏとする
と、位相が同期して、入出力の位相差θが０となる点が
・・・ｆｏ’２． ｆｏ、 ２ｆｏ・・・と多数存在す
る。ＰＬＬで必要な周波数はｆｏだけであり、ｆｏ以外
の周波数では同期しない様な対策が必要である。従来は
その対策として次に述べる方法をとった。
前記した位相比較特性の他に、第２図（ａｔに示す位相
比ｙ特性を付加し７両者を切り換えて使用する方法であ
る。第２図（ａｔの特性は、位相が同期する周波数を１
つだけ有することを意味する。
比ｙ特性を付加し７両者を切り換えて使用する方法であ
る。第２図（ａｔの特性は、位相が同期する周波数を１
つだけ有することを意味する。
再生時以外は前記第２図（ｂｌの位相比較特性を使用し
、再生時に第３図（ｂｌの特性を使用する。ここで第２
図（ａｌの位相比較では周波数ｆ、を同図（ｂｌの周波
数ｆ、にほぼ一致させておくことが必要で（ｒ′・ あや・ Ｉ） 以上従来のＰＬＬについて説明しだが、この方式による
と、２つの位相比較特性を有するため、その切り換え信
号が必要であり、かつ部品点数が増大する欠点があった
。
、再生時に第３図（ｂｌの特性を使用する。ここで第２
図（ａｌの位相比較では周波数ｆ、を同図（ｂｌの周波
数ｆ、にほぼ一致させておくことが必要で（ｒ′・ あや・ Ｉ） 以上従来のＰＬＬについて説明しだが、この方式による
と、２つの位相比較特性を有するため、その切り換え信
号が必要であり、かつ部品点数が増大する欠点があった
。
この発明は前記欠点を改良したもので簡単な構成で高度
性の位相同期を実現できる位相同期回路を提供すること
も目的とする。
性の位相同期を実現できる位相同期回路を提供すること
も目的とする。
この発明は位相比較器に前述した第２図ｆｂｌに示す位
相比較特性だけを有し、かつ高精度の位相同期を実現で
きるもので、第１図のＬＰＦ５の前段または次段にダイ
オードなどから成る電圧リミッタを付加する手段を用い
ている。第１図のＶＣＯ６は入力電圧の値に応じて出力
の周波数を変化させる機能を有し、その特性を第５図の
様に近似する。同図は入力電圧■によって出力周波数が
決定されることを表わしている。
相比較特性だけを有し、かつ高精度の位相同期を実現で
きるもので、第１図のＬＰＦ５の前段または次段にダイ
オードなどから成る電圧リミッタを付加する手段を用い
ている。第１図のＶＣＯ６は入力電圧の値に応じて出力
の周波数を変化させる機能を有し、その特性を第５図の
様に近似する。同図は入力電圧■によって出力周波数が
決定されることを表わしている。
例えば入力電圧がＶＨのとき２ｆｏ、■０のときｆｏＶ
Ｌのときｆ０／２の周波数となる。第１図ＶＣＴ５６の
入出力特性を示す第５図で明らかな様にＶＬ、＜Ｖ＜Ｖ
）ｌの範囲で扱えば第２図（ｂｌの位相比較特性でもｆ
ｏだけの周波数で位相同期が可能となる。
Ｌのときｆ０／２の周波数となる。第１図ＶＣＴ５６の
入出力特性を示す第５図で明らかな様にＶＬ、＜Ｖ＜Ｖ
）ｌの範囲で扱えば第２図（ｂｌの位相比較特性でもｆ
ｏだけの周波数で位相同期が可能となる。
この発明は第１図に示すＬＰＦ５の前段または次段にダ
イオードなどから成る簡単な電圧リミッタを付加するだ
けで、ＰＬＬを実現でき、従来方法に比べ金物量が大幅
に減少し、かつ位相比較特性の切り換え信号も不要とな
る特徴を有する。
イオードなどから成る簡単な電圧リミッタを付加するだ
けで、ＰＬＬを実現でき、従来方法に比べ金物量が大幅
に減少し、かつ位相比較特性の切り換え信号も不要とな
る特徴を有する。
以後、図面を参照し２ながら本発明の詳細な説明する。
ＰＬＬは周知の様に入力と出力の位相差を検出し、その
位相差に応じて出力の位相を変化させ、前記位相差を零
とする負のフィードバックループである。
位相差に応じて出力の位相を変化させ、前記位相差を零
とする負のフィードバックループである。
まずセルフクロックにＭＦＭを用いた場合のタイムチャ
ートを第３図に示し、同図を参照しなからＰＬＬの動作
を説明する。
ートを第３図に示し、同図を参照しなからＰＬＬの動作
を説明する。
（ａｔはアイスフ板に記録すべきデータである。ｆｂｌ
はデータｉａｌをＭＦＭで変調したときの再生信号波形
である。（Ｃ１は波形ｆｂｌの変化点をパルスにしたも
ので、ＰＬＬの入力信号となる。（ｄｌはＰＬＬのＶＣ
石部から出力される発振周波数波形である一ｆｃＩはＰ
ＬＬの位相比較部から次段のチャージポンプに出力され
る位相差信号で信号（ｃｌによってセットされ、信号ｆ
ｄｌの前縁でリセットされるパルスである。前記信号（
ｅｌのパルス幅はＶＣＯの出力である信号１ｄｌの位相
を進める量である。（ｆｌは信号ｔｅ＋と同じく位相比
較器の出力で信号ｔｅｌが存在したときだけ発生させる
パルスでそのパルス幅は信号（ｄｉのパルス幅と同じで
ある。
はデータｉａｌをＭＦＭで変調したときの再生信号波形
である。（Ｃ１は波形ｆｂｌの変化点をパルスにしたも
ので、ＰＬＬの入力信号となる。（ｄｌはＰＬＬのＶＣ
石部から出力される発振周波数波形である一ｆｃＩはＰ
ＬＬの位相比較部から次段のチャージポンプに出力され
る位相差信号で信号（ｃｌによってセットされ、信号ｆ
ｄｌの前縁でリセットされるパルスである。前記信号（
ｅｌのパルス幅はＶＣＯの出力である信号１ｄｌの位相
を進める量である。（ｆｌは信号ｔｅ＋と同じく位相比
較器の出力で信号ｔｅｌが存在したときだけ発生させる
パルスでそのパルス幅は信号（ｄｉのパルス幅と同じで
ある。
前記信号ｔｅｌのパルス幅は信号（ｄｌの位相を遅らせ
る量として、次段のチャージポンプに出力される。
る量として、次段のチャージポンプに出力される。
Ｐ Ｌ Ｌは人力である信号１ｃｌに位相が同期した出
力信号（ｄｌを得るのを目的とすることはすでに述べた
。いま４８号ｆｂｌが矢印の前方に変化すると信号ｔｅ
ｌのパルス幅が広くなり、ＰＬＬは信号ｆｄｌの位相を
進める様に追従する。逆に信号ｆｂｌカニ大印の後方に
変化するとイ＝号ｔｅ＋のパルス幅が狭くなり、１ｄ号
（ｄｌの位相を遅らせる様に追従する。
力信号（ｄｌを得るのを目的とすることはすでに述べた
。いま４８号ｆｂｌが矢印の前方に変化すると信号ｔｅ
ｌのパルス幅が広くなり、ＰＬＬは信号ｆｄｌの位相を
進める様に追従する。逆に信号ｆｂｌカニ大印の後方に
変化するとイ＝号ｔｅ＋のパルス幅が狭くなり、１ｄ号
（ｄｌの位相を遅らせる様に追従する。
ＰＬＬが入力信号ｆｃｌに同期した状態では出力の位相
を進める量である信号ｔｅｌと遅らせる量である信号ｆ
ｆｌのパルス幅は同じになる。
を進める量である信号ｔｅｌと遅らせる量である信号ｆ
ｆｌのパルス幅は同じになる。
次に本発明の１実施例を第４図に示し第３図の４Ｍ号波
形と対応させて説明する。
形と対応させて説明する。
第３図（ｃｌが第４１図の端子２６に入力されると、位
相比較器２１は前記入力２６とＶＣＯ２５の出力３１と
の位相比較を行ない、位相差信号である第３図Ｃ参照と
Ｔｆｌをそれぞれ第４図２７．２８に出力する。
相比較器２１は前記入力２６とＶＣＯ２５の出力３１と
の位相比較を行ない、位相差信号である第３図Ｃ参照と
Ｔｆｌをそれぞれ第４図２７．２８に出力する。
第４図のチャージポンプ２２は位相比較器２１からパル
ス幅として出力される位相差を電圧゛まだは電流のアナ
ログ量に変換し次段のＬＰＦ２３に出力する。
ス幅として出力される位相差を電圧゛まだは電流のアナ
ログ量に変換し次段のＬＰＦ２３に出力する。
ＬＰＦ２３は通常、抵抗とコンデンサによる１次の系と
し出力をリミッタ２４に出力する。リミッタ２４はＬＰ
Ｉ；”２３からの′電圧を制限するもので、入力′電圧
２９の上限値を定めて、ＶＣＵ２５に出力する。ＶＣＯ
２５１ｄ！ｊミッタ２４からの電圧２９によって出力３
１の周波Ｍｅｆｆｉ化させ、入力２６と出力３しの位相
を同期させる。ここでｖＣσ２５からの周波数変化はそ
の位相の時間微分であるだめ、ＶＣＵ２５の出力は位相
変化と考える。
し出力をリミッタ２４に出力する。リミッタ２４はＬＰ
Ｉ；”２３からの′電圧を制限するもので、入力′電圧
２９の上限値を定めて、ＶＣＵ２５に出力する。ＶＣＯ
２５１ｄ！ｊミッタ２４からの電圧２９によって出力３
１の周波Ｍｅｆｆｉ化させ、入力２６と出力３しの位相
を同期させる。ここでｖＣσ２５からの周波数変化はそ
の位相の時間微分であるだめ、ＶＣＵ２５の出力は位相
変化と考える。
以下本発明の特徴であるリミッタ２４について詳述する
。
。
データ弁別に用いるＰＬＬは、入力パルス（第３図Ｃ参
照）が存在する時だけ位相比較を行なう様に設計するか
、必然的にその位相比較特性は第２図（ｂｌの様になる
。これは位相差θが零となる周波数すなわち位相が同期
する周波数が・・・ｆｏ／２１ ｆｏ、 ２ｆｏ・・・
と多数存在することを意味する。しかしＰＬＬに要求さ
れる周波数は１つである。そのためにはその周波数を、
第２図＋ｂｌのｆｏとしたとき、ｖｃｏ ＜第４図参照
）の周波数変化幅をｆｏ／２から２ｆｑに設定すれば良
い。
照）が存在する時だけ位相比較を行なう様に設計するか
、必然的にその位相比較特性は第２図（ｂｌの様になる
。これは位相差θが零となる周波数すなわち位相が同期
する周波数が・・・ｆｏ／２１ ｆｏ、 ２ｆｏ・・・
と多数存在することを意味する。しかしＰＬＬに要求さ
れる周波数は１つである。そのためにはその周波数を、
第２図＋ｂｌのｆｏとしたとき、ｖｃｏ ＜第４図参照
）の周波数変化幅をｆｏ／２から２ｆｑに設定すれば良
い。
第４図ＶＣＯ２５は入力′電圧によって発振周波数を変
化させるため、前記ＶＣ買２５の入力電圧を制限すれば
発振周波数の変化幅を設定することが出来る。第５図は
前記■Ｃ０の入出力特性を示すもので、い捷前記した周
波数ｆ０／２のときの入力電圧をＶＬ とし、２ｆｏの
ときをＶＨとしだとさ、１１１１記ＶＣσの入力↑ａ圧
ｖ ’ｉ ｖｉ、＜ ｖ ＜ ＶＨに設定すれは、第２
図（ｂｌの位相特性において、ｆｏだりで位相同期がｈ
」能となる。
化させるため、前記ＶＣ買２５の入力電圧を制限すれば
発振周波数の変化幅を設定することが出来る。第５図は
前記■Ｃ０の入出力特性を示すもので、い捷前記した周
波数ｆ０／２のときの入力電圧をＶＬ とし、２ｆｏの
ときをＶＨとしだとさ、１１１１記ＶＣσの入力↑ａ圧
ｖ ’ｉ ｖｉ、＜ ｖ ＜ ＶＨに設定すれは、第２
図（ｂｌの位相特性において、ｆｏだりで位相同期がｈ
」能となる。
本発明は第４図■Ｃυ２５０入力電圧３０を制限すると
ころにあり、リミッタ２４で実現している。
ころにあり、リミッタ２４で実現している。
リミッタ２４の１構成を第６図に示す。第６図１２がリ
ミッタでダイオード１３とツェナーダイオード１４から
成る。
ミッタでダイオード１３とツェナーダイオード１４から
成る。
ダイオード１３は前述したＶＬ （第５図参照）を設定
し、ツェナーダイオード１４は前述したＶＨ（第５図参
照）を設定し、ツェナーダイオード１４は前述しだＶ）
ｌ（第５図参照）を設定する役目をしている。
し、ツェナーダイオード１４は前述したＶＨ（第５図参
照）を設定し、ツェナーダイオード１４は前述しだＶ）
ｌ（第５図参照）を設定する役目をしている。
以上説明した様に従来のＰＬＬに簡単なリミッタを付加
することによってＰＬＬの簡略化が実現できる。
することによってＰＬＬの簡略化が実現できる。
第１図は従来のＰＬＩ、のブロック図、２第２図はその
位相比較特性図、第３図は位相比較器のタイムナヤート
、第４図は本発明の一実施例のブロック図、第５図はＶ
ＣＯの入出力特性図、第６図は電圧１Ｊ ミッタ部の構
成を示す図である。 ３・・・・・・位相比叡器 ４・・・・・・チャージポ
ンプ５・・・・・・ローパスフィルタ ６・・・・・・電圧ＦｄｊｌＪ御発振器 １２．・２４
・・・・電圧リミッタ第 ３ 図 第 ４ 図 第 ５ 図 ■ 第 ６ 図
位相比較特性図、第３図は位相比較器のタイムナヤート
、第４図は本発明の一実施例のブロック図、第５図はＶ
ＣＯの入出力特性図、第６図は電圧１Ｊ ミッタ部の構
成を示す図である。 ３・・・・・・位相比叡器 ４・・・・・・チャージポ
ンプ５・・・・・・ローパスフィルタ ６・・・・・・電圧ＦｄｊｌＪ御発振器 １２．・２４
・・・・電圧リミッタ第 ３ 図 第 ４ 図 第 ５ 図 ■ 第 ６ 図
Claims (1)
- だセルフクロック方式で変調されたディジタル４Ｒ号を
偵調するときに用いる位相同期回路において、ＭＨｅロ
ーパスフィルタの前段または次段にダイオードなどによ
って構成される′電圧リミッタを付加することを特徴と
する位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239792A JPS60132419A (ja) | 1983-12-21 | 1983-12-21 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239792A JPS60132419A (ja) | 1983-12-21 | 1983-12-21 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132419A true JPS60132419A (ja) | 1985-07-15 |
Family
ID=17049940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239792A Pending JPS60132419A (ja) | 1983-12-21 | 1983-12-21 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029428A1 (ja) * | 2005-09-08 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ回路 |
-
1983
- 1983-12-21 JP JP58239792A patent/JPS60132419A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029428A1 (ja) * | 2005-09-08 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ回路 |
| JPWO2007029428A1 (ja) * | 2005-09-08 | 2009-03-26 | パナソニック株式会社 | Ｐｌｌ回路 |
| US7746132B2 (en) | 2005-09-08 | 2010-06-29 | Panasonic Corporation | PLL circuit |
| JP4623678B2 (ja) * | 2005-09-08 | 2011-02-02 | パナソニック株式会社 | Ｐｌｌ回路 |
| US7898305B2 (en) | 2005-09-08 | 2011-03-01 | Panasonic Corporation | PLL circuit |
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