JPWO2005091374A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

第１の半導体領域と、第２の半導体領域とを備えた半導体装置であって、（ａ）該第１の半導体領域は、基体から上方に突起した少なくとも１つの半導体層を有し、該半導体層を跨ぐように絶縁膜を介してゲート電極が設けられ、該半導体層の前記ゲート電極を挟んだ両側にソース／ドレイン領域が設けられて、該半導体層の少なくとも両側面にチャネル領域が形成される電界効果型トランジスタが構成され、（ｂ）前記第２の半導体領域は、基体から上方に突起し、チャネル電流の方向と直交する方向において少なくとも第１の半導体領域を挟んだ両側に形成された半導体層を有し、該半導体層の第１の半導体領域側の側面は、該チャネル電流の方向と平行であることを特徴とする半導体装置。

Description

本発明は優れた動作特性及び信頼性を有する電界効果型トランジスタを備えた半導体装置及びその製造方法に関する。
従来、半導体層からなる突起を有し、突起側面に主たるチャネル領域を形成するフィン型のＭＩＳ型電界効果型トランジスタ（以下、「ＭＩＳＦＥＴ」という）が開発されてきた。フィン型のＭＩＳＦＥＴは、微細化に有利であることに加えて、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。
図１は単独の直方体状半導体層を有するシングル構造のＭＩＳＦＥＴを備えた半導体装置を表したものである。図１（ａ）はこの半導体装置の上面図、図１（ｂ）は図１（ａ）のＡ−Ａ’方向の断面図である。図１に示す形態ではシリコン基板５、埋め込み酸化膜４上に直方体状の半導体層３８が形成され、この直方体状の半導体層３８上にゲート絶縁膜７が設けられている。また、この半導体層３８及びゲート絶縁膜７を跨ぐようにゲート電極６が設けられている。基板上のゲート電極２２にはコンタクトホール１３が設けられている。コンタクトホール１３にはプラグが埋め込まれ、上部配線１４と接続されている。この直方体状の半導体層３８において、ゲート電極６の両側にソース／ドレイン領域が形成され、ゲート絶縁膜７下の部分（直方体状の半導体層３８の上面及び側面）にチャネル領域が形成される。チャネル幅は直方体状半導体層３８の高さＨの２倍とその幅ａとの合計に相当し、ゲート長はゲート電極６の幅ｄに相当する。
一方、特開２００２−１１８２５５号公報には複数の直方体状半導体層を有するマルチ構造のＭＩＳＦＥＴが開示されている。図２（ａ）はこの半導体装置の上面図、図２（ｂ）は図２（ａ）のＡ−Ａ’方向の断面図である（図２では直方体状の半導体層が三つの場合を示す。）。この半導体装置では真ん中の半導体層２９、一端の半導体層２８及び半導体層２８と反対側の半体層２６が平行に配列され、これらの半導体層の中央部を跨いでゲート電極６が設けられている。また、一端の半導体層２８には、ソース／ドレイン領域にコンタクトが形成されないか、形成されたとしてもチャネル領域に電流を流すトランジスタとして用いられない（図２は、半導体層２８にソース／ドレイン領域とのコンタクトが設けられていない例を示す）。
マルチ構造のフィン型のＭＩＳＦＥＴは従来、以下の方法によって製造されていた。図３及び４にこの製造方法の一例を示す。図３及び４は半導体層の幅方向（図２のＡ−Ａ’方向断面に相当する）での断面図である。まず、貼り合わせ法又はＳＩＭＯＸ法によってシリコンウェハ基板５、ＳｉＯ２酸化膜４及び単結晶シリコン膜２からなるＳＯＩ基板を用意する。次に、ＳＯＩ基板の表面上に熱酸化法によってＳｉＯ２膜１７を形成した後、不純物を単結晶シリコン膜２にイオン注入する（図３（ａ））。その後、エッチングによってＳｉＯ２膜１７を除去する（図３（ｂ））。続いて、単結晶シリコン膜２の全面にフォトレジスト９を塗布し、フォトリソグラフィーを用いて、所定パターンのレジストマスク９を形成する（図３（ｃ））。次に、このレジストマスク９をエッチングマスクとして、単結晶シリコン膜２を異方性ドライエッチングした後、レジストマスク９を除去し、ＳｉＯ２膜４上に所定高さの略直方体状の半導体層３８を形成する（図３（ｄ））。
次に、熱酸化法やラジカル酸化法によって単結晶シリコンの略直方体状の半導体層３８の表面に薄いゲート絶縁膜７を形成する。更に、このＳｉＯ２膜７上にＣＶＤ法によってポリシリコン膜１９を形成し、不純物拡散で導電性とする。次いで、ポリシリコン膜１９上にレジスト膜９を形成し、フォトリソグラフィーを用いてレジスト膜９を所定パターンに形成する（図４（ａ））。このレジスト膜９をマスクに用いてポリシリコン膜１９に選択的エッチングを施し、ゲート電極６を形成する（図４（ｂ））。
次に、エクステンションイオン注入を行った後、ＣＶＤ法によりシリコン酸化膜等を堆積する。更に、堆積された絶縁物を異方性エッチングによってゲート電極６の側壁上に残す（図示していない）。これにより、略直方体状の半導体層３８の側面及びゲート電極６の側壁上にそれぞれ絶縁膜が形成される。
次に、このゲート電極６等をマスクとして不純物を略直方体状の半導体層３８にドープし、ソース領域及びドレイン領域を形成する。
次に、上記構造上にＣＶＤ法を用いてＳｉＯ２などの層間絶縁膜１６を形成した後、ＣＭＰ法を用いて層間絶縁膜１６を平坦化する。この後、フォトリソグラフィーとエッチングによってコンタクトホール１３を形成する。コンタクトホール１３はソース／ドレイン領域及びゲート電極６上に形成する。次に、タングステン膜、アルミニウム膜、ＴｉＮ／Ｔｉ膜やそれらの積層膜をコンタクトホール１３内に形成する。これによって、コンタクトプラグがコンタクトホール１３内に形成される（図４（ｃ））。この後、コンタクトプラグに電気的に接触する配線層１４を形成する。配線層１４はアルミニウムを主成分とした導電物から構成される。この後、これらの構造上にパッシベーション膜（図示していない）を形成する（図４（ｄ））。
また、特開２００３−２２９５７５号公報にはあらかじめ基板全面に縞状パターンの凸状半導体領域を形成した後、必要な部分だけ残して残りの凸状半導体領域を除去することによって両端の半導体領域に対する近接効果の影響を防止し、エッチングの均一性を向上させた製造方法が開示されている。
しかしながら、従来のフィン型のＭＩＳＦＥＴの製造方法では、複数の半導体層形成時に両端の半導体層の形状、不純物濃度が他の半導体層と異なり、所望のトランジスタ特性を得られない場合があった。例えば、レジストマスクを用いて半導体層の形成を行う場合には、均一なエッチングを行えない場合があった。以下にその説明をする。
図５（ａ）は現像工程後にリンス液１によって洗浄した後の状態を表した図である（本例ではソース／ドレイン領域が共通化されていないマルチ構造のＭＩＳＦＥＴの製造工程を表している。）。図５（ｂ）は図５（ａ）のＡ−Ａ’方向の断面図である。この洗浄を行った後、レジストの間隙が小さいため、リンス液１がこの間隙に残留する。図５（ｃ）はこの残留したリンス液１のレジストへの影響を表した図である。図５（ｄ）は図５（ｃ）のＡ−Ａ’方向の断面図である。リンス液としては主に水が使用される。両端のレジスト１５は一方の面しかリンス液１に接していないため、両端のレジスト１５のうちリンス液１に接している面側は、リンス液の表面張力によって引っ張られ対向するレジスト側に変形してしまう（レジスト倒れ）。このため、後の工程でエッチングを行う際には、この両端のレジスト１５に対応する両端の半導体層のエッチングを均一に行えない場合があった。
また、従来のフィン型のＭＩＳＦＥＴの製造方法では、エッチング時に両端の半導体層の幅が細くなってしまう場合があった。図６（ａ）はレジストパターンを形成した後、エッチングを行い半導体層を形成した状態を表した図である。図６（ｂ）は図６（ａ）のＡ−Ａ’方向の断面図である。また、図６（ｃ）はソース／ドレイン領域が共通化されたＭＩＳＦＥＴについて同様にエッチングを行った後の半導体層を表している。図６では両端の半導体層１８の幅（図６のａ）がその他の半導体層の幅ａ’よりも細くなっている。これはマイクロローディング効果の非対称性によるものである。
このようにマイクロローディング効果が生じるのは、エッチング時に基板に入射するイオンが方向性を持っており、基板に対して垂直に入射するイオンだけでなく所定の角度を持って入射するイオンが存在するためである。このため、中央部の半導体層は、両端の半導体層に比べてエッチング速度が遅くなり、両端の半導体層は中央部の半導体層よりもより多くエッチングされる。このマイクロローディング効果はアスペクト比（開口部パターン幅に対するエッチング深さの比）が高いときにより顕著となる。
このように従来の半導体装置の製造方法では、レジスト倒れやマイクロローディング効果に起因して均一なエッチングを行なえず、素子動作特性が不十分な場合があった。
また、従来の製造方法ではゲート電極の加工性に劣る場合があった。図７（ａ）は、ゲート電極形成のため、複数の配列した半導体層３８上にゲート絶縁膜７及びポリシリコン膜１９を堆積しマスクとしてレジスト９を積層した後、レジスト９上に露光を行ったときの状態を表す上面図である。図７（ｂ）は図７（ａ）のＡ−Ａ’方向の断面図である。両端の半導体層１８と基板との間に設けられたレジスト９には段差部２０が生じている。
このレジスト９の露光時には、露光は半導体領域３８の上面上のレジスト３３にフォーカスが合うよう調節されている（図７（ｂ）の３５）。これに対して段差部２０ではレジスト９の高さが徐々に減少しているため、露光がレジストに到達する際には広がってしまう（図７（ｂ）の３４：フォーカスオフセット）。この結果、段差部２０のレジストは上面上のレジスト３３に比べてより広い面積が露光され、段差部２０のレジスト９の幅が細くなってしまう（サイズ異常の発生）。このレジスト９をマスクに用いてエッチングを行うと、該レジストのサイズ異常を反映して段差部２０のポリシリコン膜１９でもサイズ異常が発生し、半導体層３８上に設けられたゲート電極６のゲート長ｄ１よりも段差部２０上のゲート電極６のゲート長ｄ２の方が細くなってしまう。
更に、ゲート電極形成のためのエッチング時には段差部のゲート電極２４には、上記フォーカスオフセットによる問題に加えてマイクロローディング効果によってゲート長異常が発生する場合があった。以下に説明する。図８（ａ）はゲート電極形成の為にエッチングを行った状態を表す図である。図８（ｂ）は図８（ａ）のＡ−Ａ’方向の断面図である。エッチング時に前述したマイクロローディング効果によって、半導体層１８及び３８間のポリシリコン膜３６のエッチング速度は、段差部２０のポリシリコン膜２４のエッチング速度よりも遅くなってしまう。従って、段差部のポリシリコン膜２４は、ポリシリコン膜３６よりもより多くエッチングされる。このため、段差部２０のゲート電極のゲート長ｄ２は、半導体層１８及び３８上のゲート電極のゲート長ｄ１よりも細くなってしまう（ゲート長異常の発生）。このように従来の製造方法ではゲート電極の加工性において問題が生じる場合があった。この場合、トランジスタ特性が安定化した半導体装置を製造することが困難であった。
また、図３０は従来の半導体装置の製造方法におけるイオン注入工程を表した図である。図３０（ａ）は上面図、図３０（ｂ）は図３０（ａ）のＢ−Ｂ’方向の断面図である。図３０に示されるように、ハローイオン注入やエクステンションイオン注入などは斜め方向から行う。この際、両側の半導体層１８では片側側面に対向する位置に半導体層が設けられていないため、このイオン注入時の他の半導体領域からのイオンの跳ね返り量が少なくなる。これに対して、半導体層１８で挟まれた半導体層３８は両側に半導体層が設けられているため、イオン注入時のイオン跳ね返り量は多くなる。このように、斜め方向から行うイオン注入工程において、半導体層１８と半導体層３８とではイオン注入量が異なり、均一なトランジスタ特性を得ることが困難であった。
一般的に図１（ｂ）で表されるように、ゲート電極とのコンタクトは基板上に設けられたゲート電極２２上に設けられていた。このような構成の半導体装置では半導体層３８の上面とゲート電極６との間には段差があるため、ソース／ドレイン領域とのコンタクトとゲートコンタクトを同時に形成する場合、ゲート電極とのコンタクトや配線形成の位置合わせには高度な技術が要求される場合があった。
特開２００２−１１８２５５号公報記載の半導体装置の製造方法では、チャネル領域が形成される半導体層と同程度の高さの一端の半導体層２８（図２）を設け、この半導体層上にゲート電極６とのコンタクトが設けられている。この半導体装置の製造方法ではコンタクト、配線工程の安定化を図ることが可能であるが、反対側の半導体層２６にはソース／ドレイン領域にコンタクトが形成され、トランジスタとして動作する。しかし、半導体層２６については上記レジスト変形およびマイクロローディング効果の非対称性によってエッチングが均一に行われない場合があった。また、イオン注入が均一に行われなかったり、ゲート電極の加工性が劣るという問題があり、この半導体層２６を用いて形成されたトランジスタを、半導体層２９を用いて形成されたトランジスタと同様の特性をもつトランジスタとすることが困難な場合があった。
特開２００３−２２９５７５号公報に記載の半導体装置の製造方法では不要な半導体領域を取り除くための工程を新たに設けなければならず、工程が複雑となる場合があった。また、特開２００３−２２９５７５号公報に記載の半導体装置の製造方法では不要な半導体領域をゲート電極形成前に取り除くため、ゲート電極形成後の工程に関して、フォーカスオフセットの発生やマイクロローディング効果の非対称性を防止することができず、これらを原因とするゲート長異常が発生する場合があった。更に、ハローイオン注入やエクステンションイオン注入の均一性が劣化する場合があった。
本発明は上記課題に鑑みてなされたものであり、複数、設けられた半導体層のうち両端の半導体層で挟まれた半導体層については、チャネル領域に電流を流すトランジスタを備えた半導体装置を製造することによって、このチャネル領域が形成される半導体層のエッチングの均一性を向上させると共にゲート電極の加工性や平坦性、イオン注入の均一性を向上させることを目的とするものである。
また、素子動作特性及び信頼性に優れたＭＩＳＦＥＴを備えた半導体装置を得ることを目的とする。
上記課題を解決するため、本発明は以下の構成を有することを特徴とする。すなわち、本発明は第１の半導体領域と、第２の半導体領域とを備えた半導体装置であって、
（ａ）該第１の半導体領域は、基体から上方に突起した少なくとも１つの半導体層を有し、該半導体層を跨ぐように絶縁膜を介してゲート電極が設けられ、該半導体層の前記ゲート電極を挟んだ両側にソース／ドレイン領域が設けられて、
該半導体層の少なくとも両側面にチャネル領域が形成される電界効果型トランジスタが構成され、
（ｂ）前記第２の半導体領域は、基体から上方に突起し、チャネル電流の方向と直交する方向において少なくとも第１の半導体領域を挟んだ両側に形成された半導体層を有し、該半導体層の第１の半導体領域側の側面は、該チャネル電流の方向と平行であることを特徴とする半導体装置に関する。
また、本発明は基体から上方に突起した少なくとも１つの半導体層を有する第１の半導体領域と、少なくとも前記第１の半導体領域を挟む両側に基体から上方に突起した半導体層を有する第２の半導体領域と、を形成するフィン型半導体層の形成工程と、
前記第１の半導体領域に含まれる半導体層を跨ぐようにゲート電極と、該ゲート電極と半導体層の少なくとも両側面の間に絶縁膜と、該半導体層のゲート電極を挟んだ両側にソース／ドレイン領域と、を形成するトランジスタの形成工程と、
を有することを特徴とする半導体装置の製造方法に関する。
ここで、第１の半導体領域とはチャネル電流が流れ、基体上に複数、設けられた半導体層のうちチャネル電流の方向と直交する方向において、両端以外に設けられた半導体層を表す。また、第２の半導体領域とはチャネル電流が流れず、基体上に複数、設けられた半導体層のうちチャネル電流の方向と直交する方向において、両端と場合によっては両端以外に第１の半導体領域の間に設けられた半導体層を表す。
本発明では、複数、設けられた半導体層のうち、両端にチャネル電流が流れない半導体層（第２の半導体領域）を設けることによって、半導体層形成時に両端の半導体層で挟まれた半導体層の変形を防止し、高信頼性で素子特性に優れた半導体装置を製造することができる。例えば、半導体層形成をレジストマスクを用いたエッチングにより行う場合、両端のレジストマスクで挟まれたレジストマスクの倒れを効果的に防止するとともに、両端の半導体層で挟まれた半導体層のエッチング時のマイクロローディング効果の対称性を維持することができる。その結果、半導体層のエッチングが均一に行われ、素子特性に優れた半導体装置を得ることができる。
本発明では、ゲート電極の加工性及び平坦性を向上させ、動作安定性に優れたトランジスタを備えた半導体装置を製造することができる。例えば、ゲート電極の形成を、レジストマスクを用いたエッチングによって行う場合には、第１の半導体領域に含まれる半導体層から両端の半導体層（第２の半導体領域）まで延在させてレジストマスクを形成することによって、レジストマスクの露光時に段差部に起因するフォーカスオフセットを防止すると共にマイクロローディング効果の対称性を維持することができる。
本発明では、両端の半導体層で囲まれた半導体層については斜めイオン注入の環境を同一とできるため、斜めイオン注入の均一性を向上させ、動作安定性に優れたトランジスタを備えた半導体装置を製造することができる。
本発明では、第１の半導体領域に含まれる複数の半導体層にそれぞれ独立のソース／ドレイン領域及びゲート電極を設けることによって、集積密度が高い半導体装置を得ることができる。
本発明では、第１の半導体領域に含まれる複数の半導体層のうち、少なくとも２つの半導体層を跨ぐようにゲート電極を形成することによって、素子安定性及び設計自由度に優れた半導体装置とすることができる。
本発明では、基体上に更に、チャネル電流の方向と直交する方向に延在して、第１の半導体領域に含まれる複数の半導体層のうち、少なくとも２つの半導体層を挟んでソース／ドレイン領域を電気的に共通接続する連結半導体層を有することによって、ソース／ドレイン領域上へのコンタクトホールの位置合わせが容易となり、工程の簡素化を図ることができる。また、このようにソース／ドレイン領域の共通化を図ることによって、寄生抵抗の低減を図り、より少ない面積で大きなチャネル幅を実現でき、高集積化を図ることができる。
本発明では、第１の半導体領域に含まれる複数の半導体層の両側とその間に、第２の半導体領域に含まれる半導体層を設けることによって、ゲート電極同士が接触するのを防ぎ、動作特性に優れた半導体装置とすることができる。また、ゲート電極の平坦性を向上させることもできる。
本発明では、第１の半導体領域及び第２の半導体領域に含まれる半導体層の間隔を等しくすることによって、素子特性に優れた高信頼性の半導体装置とすることができる。
本発明では、ゲート電極が、第１の半導体領域に含まれる半導体層上から、第２の半導体領域に含まれる半導体層上まで延在して設け、第２の半導体領域上にゲート電極とのコンタクトを形成することによって、安定したコンタクトが可能であり、素子特性に優れた半導体装置とすることができる。また、ゲート電極の平坦性を向上させることができる。
本発明では、第１の半導体領域に含まれる半導体層を、略直方体状とすることによって、動作特性及び素子安定性に優れた半導体装置を得ることができる。
本発明では、第２の半導体領域に含まれる半導体層の長さを、ゲート長以上とすることによって、マイクロローディング効果の対称性が保たれ、所望形状の加工が可能となり、動作安定性及び素子特性に優れた半導体装置とすることができる。
本発明では、第１の半導体領域に含まれる半導体層のソース／ドレイン領域の幅を太くすることによって、コンタクトの位置合わせが容易であり、動作安定性に優れた半導体装置とすることができる。また、寄生抵抗の低減を図ることもできる。
従来の半導体装置を表す模式図である。 従来の半導体装置を表す模式図である。 従来の半導体装置の製造工程を表す図である。 従来の半導体装置の製造工程を表す図である。 従来の半導体装置の製造工程を表す図である。 従来の半導体装置の製造工程を表す図である。 従来の半導体装置の製造工程を表す図である。 従来の半導体装置の製造工程を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の製造工程の一例を表す図である。 本発明の半導体装置の製造工程の一例を表す図である。 本発明の半導体装置の製造工程の一例を表す図である。 本発明の半導体装置の製造工程の一例を表す図である。 本発明の半導体装置の製造工程の一例を表す図である。 本発明の半導体装置の製造工程の一例を表す図である。 本発明の半導体装置の製造工程の一例を表す図である。 従来の半導体装置の製造工程の一例を表す図である。 本発明の半導体装置の一例を表す図である。
（半導体装置）
本発明の半導体装置は、第１の半導体領域と、チャネル電流の方向と直交する方向において、第１の半導体領域の両側に第２の半導体領域を有し、第１の半導体領域に含まれる半導体層の少なくとも側面にチャネル領域が形成されることを特徴とする。
図９は本発明の半導体装置の一例を示したものである。図９（ａ）は第１の半導体領域として複数の半導体層８を有する半導体装置の上面図である。また、図９（ｂ）は図９（ａ）のＡ−Ａ’方向の断面図、図９（ｃ）は図９（ａ）のＢ−Ｂ’方向の断面図、図９（ｄ）は図９（ａ）のＣ−Ｃ’方向の断面図である（図９（ａ）では層間絶縁膜１６及び配線１４を図中に示していない。また、図９（ａ）〜（ｃ）ではゲートサイドウォール４４を図中に示していない。）。
この半導体装置はＳＯＩ基板を用いて形成されたものであり、シリコン基板５上に埋め込み絶縁膜４が設けられ、埋め込み絶縁膜４上に突出した第１の半導体領域に含まれる半導体層８及び第２の半導体領域に含まれる半導体層１０が形成されている。ここで、半導体層８のソース／ドレイン領域上にはコンタクトが形成されており、チャネル領域に電流を流すトランジスタとして動作するが、半導体層１０にはチャネル電流が流れない。半導体層１０にチャネル電流を流さない方法としては、半導体層１０のソース／ドレイン領域のうち少なくとも一方にコンタクトを形成しない場合や、ソース／ドレイン領域上にコンタクトを形成しても配線を電気的に接続しない場合、ソース／ドレイン領域に電気的に接続した配線を接地したり、同電位の電源に接続する場合などが挙げられる。
また、複数の半導体層（半導体層８及び１０）の配列において、第２の半導体領域は少なくとも１つ以上の半導体層（第１の半導体領域に含まれる半導体層８）を両側から挟むように形成されている。
なお、半導体層８の数は少なくとも１つ以上であれば良く、その数は特に限定されるわけではない。また、複数の半導体層８を設ける場合、各半導体層８を流れるチャネル電流の方向が互いに平行となるように配列することが好ましい。ここで、チャネル領域は半導体層８の上面及び側面に形成され、チャネル電流は、図９（ａ）の４６及び図９（ｄ）で表されるように半導体層に形成されたドレイン領域４５−ソース領域４３間を流れる。ソース／ドレイン領域は、半導体層８のうちゲート電極に覆われていない部分に形成するため、このチャネル電流の方向は、ゲート電極が延在して設けられた方向に垂直である。また、基板と平行な方向であり、半導体層８及び１０の配列方向に垂直である。
また、半導体層８は主たるチャネル領域が形成される側面を有する。ここで側面とは、基体から突起した半導体層８のうち基体と略平行でない部分を表し、側面の形状としては例えば、曲面状、湾曲状、基体と垂直な面、テーパー状などを挙げることができる。また、これらの形状が複数種、組み合わさった形状であっても良い。側面が湾曲状、テーパー状の場合、湾曲の度合いやテーパーの角度は所望の形状とすることができる。半導体層８の両側面は対称であっても非対称であっても良い。
チャネル電流の方向と直交する方向４７において、半導体層８（第１の半導体領域）の両側には、第２の半導体領域が形成されている。第２の半導体領域は基体上に突起した半導体層１０からなり、図９では第１の半導体領域の両側にそれぞれ１つずつ半導体層１０が設けられている。両側の半導体層１０の数は１つ以上であれば良く、その数は特に限定されるわけではない。
両側の半導体層１０は同一形状である必要はなく、異なる形状を有していても良いが、半導体層１０の第１の半導体領域側の側面（第１の半導体領域に対向する側面）４８はチャネル電流の方向４６（図９（ａ）では一例として矢印４６の向きにチャネル電流が流れる場合を示している。配線の配置によってはチャネル電流の向きが矢印４６と逆向きであっても良い）と平行になっている必要がある。側面４８が平行になっていることにより、加工性に優れ、所望形状の半導体装置とすることができる。側面４８の形状は平行であれば特に限定されるわけではなく、例えば、半導体層８の側面と同様の形状とすることができる。また、半導体層８の形成時に半導体層１０が悪影響を及ぼすことがない。なお、第２の半導体領域に含まれる半導体層のうち側面４８と反対側の側面の形状は、特に限定されるわけではなくテーパー状、曲面状、基体から垂直な形状であっても良い。なお、半導体層１０にはソース／ドレイン領域が形成されていても良いし、されていなくても良い。
半導体層８の間の間隔ａは等しいことが好ましい。また、第１の半導体領域の両側に設けられた半導体層１０のうち、一方の半導体層１０とこれに対向する半導体層８の間隔は、他方の半導体層１０とこれに対向する半導体層８の間隔に等しいことが好ましい。より好ましくは、全ての半導体層（半導体層８及び１０）間の間隔が等しいのが良い。このように半導体層間の間隔が等しいことによって、ソース／ドレイン領域形成のためのイオン注入やエッチングなどの処理を均一に行うことができ、素子特性に優れた高信頼性の半導体装置とすることができる。
図９ではゲート電極６は、一方の半導体層１０から他方の半導体層１０まで延在して電気的に共通接続されている。ゲート電極６と各半導体層８との間にはゲート絶縁膜７が形成されている。なお、ゲート電極６は半導体層８の少なくとも１つを跨ぐように形成されていれば良く、その数は限定されるわけではない。
更にゲート電極６は図９のように第１の半導体領域に含まれる半導体層８だけでなく、半導体層８から第２の半導体領域に含まれる半導体層１０まで延在して形成されていても良い。この際、ゲート電極６は半導体層１０上面の少なくとも一部まで延在して形成されていれば良く、半導体層１０の全てを跨ぐように形成されていなくても良い。このように半導体層１０の上面までゲート電極６が設けられている場合、第一の半導体領域に含まれる半導体層８のうち、一番端に位置する半導体層８の両側の上方においてゲート電極６が対称性の高い構造となる。すなわち、ゲート電極が半導体層８の左右両側の上方において、ともに隣接する半導体層８または１０まで延在する構造となる。このため、例えば、レジストマスクを用いたエッチングによってゲート電極を形成する場合、半導体層８上方のゲート電極ではフォーカスオフセットやマイクロローディング効果の非対称性がより低減される。また、斜めイオン注入に関する非対称性も低減され、素子特性に優れた半導体装置とすることができる。
また、図９（ｄ）に示されるように半導体層８のゲート電極６が設けられていない部分には、それぞれソース領域４３およびドレイン領域４５が設けられている。ゲート電極６直下の半導体層８の上面及び側面にはチャネル領域が形成され、この半導体装置はいわゆるトリプルゲート型のフィン型のトランジスタとなる。ゲート電極６に電圧が印加されるとソース領域４３−ドレイン領域４５間をチャネル電流が流れる。
図９（ｂ）及び（ｃ）に示されるように各半導体層８のソース／ドレイン領域は共通のコンタクトを通して上方に設けられた配線１４と接続されている。また、ゲート電極とのコンタクトは一方の半導体層１０の上方で行われている。ゲート電極とのコンタクトの位置は特に限定されるわけではないが、好ましくは半導体層１０の上方に設けるのが良い。このように半導体層１０の上方でのコンタクトは、位置合わせが容易であり、安定したコンタクトを取ることが可能なため素子特性に優れた半導体装置とすることができる。また、コンタクト以外の部分には層間絶縁膜１６が設けられている。
図１０は本発明の半導体装置の他の一例を示したものである。図１０の半導体装置では、第１及び第２の半導体領域に含まれる半導体層８及び１０がシリコン基板２から直接、突出して形成されている点に特徴がある。図１０（ａ）はこの半導体装置の上面図、図１０（ｂ）は図１０（ａ）のＡ−Ａ’方向の断面図、図１０（ｃ）は図１０（ａ）のＢ−Ｂ’方向の断面図である。また、突起した半導体層８及び１０以外の部分には分離絶縁膜４２が形成されている。
図１１は図９の半導体装置の変形例を示したものである。図１１（ａ）はこの半導体装置の上面図、図１１（ｂ）は図１１（ａ）のＡ−Ａ’方向の断面図、図１１（ｃ）は図１１（ａ）のＢ−Ｂ’方向の断面図である。図１１の半導体装置では第１の半導体領域に含まれる半導体層８の上面上に形成されるゲート絶縁膜７が、図９の半導体装置よりも厚くなっている。このため、この半導体装置は半導体層８の上面にはチャネル領域が形成されず、側面にのみチャネル領域が形成される、いわゆるダブルゲート型のトランジスタとなる。また、ゲート電極は一方の半導体層１０から他方の半導体層１０の上面の一部まで延在して設けられている。
図１２は、図９の半導体装置の変形例を示したものである。図１２（ａ）はこの半導体装置の上面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ’方向の断面図、図１２（ｃ）は図１２（ａ）のＢ−Ｂ’方向の断面図である。この半導体装置では、第１の半導体領域に含まれる半導体層８が四つ配列されており、そのうちの二つの半導体層８（左側の二つ）上にはそれぞれ独立したゲート電極６が設けられている。また、残りの二つの半導体層８（右側の二つ）については、この二つの半導体層８を跨ぐように電気的に共通接続されたゲート電極６が設けられている。なお、第２の半導体領域に含まれる半導体層１０上にはゲート電極６は形成されていない。
各半導体層８のソース領域とドレイン領域はそれぞれ独立したコンタクトによって個別の配線１４に接続されている。なお、各ゲート電極６とのコンタクトは、半導体層８の上方で設けられている。右側の二つの半導体層８を跨ぐように共通化されたゲート電極６については、最も右側の半導体層８上方でゲート電極６とのコンタクトが設けられている。これらのゲート電極６はそれぞれ個別の配線に接続されていても良いし、共通の配線に接続されていても良い。
このように本発明の半導体装置では、半導体装置内に各半導体層８上にそれぞれ独立して設けたゲート電極と、複数の半導体層８を跨ぐように共通化されたゲート電極とを混在させて設けることができる。このため、素子安定性及び装置の設計自由度に優れた半導体装置とすることができる。
図１３は、図１２の半導体装置の変形例を示したものである。図１３（ａ）は半導体装置の上面図、図１３（ｂ）は図１３（ａ）のＡ−Ａ’方向の断面図、図１３（ｃ）は図１３（ａ）のＢ−Ｂ’方向の断面図である。図１３の半導体装置では図１２の半導体装置と異なり、ゲート電極６が第２の半導体領域に含まれる一方の半導体層１０から他方の半導体層１０まで延在して設けられており、ゲート電極が共通化されている。このように、回路の構成上必要とされる場合には、ゲート電極を共通化することができる。
また、図１３（ａ）に示すように、各半導体層８のうち左側の二つにおいては、図示されたソース／ドレイン領域のうち、上側に図示されたソース領域又はドレイン領域が、二つの半導体層８で共通のコンタクトが形成されているが、それ以外のソース／ドレイン領域においてはそれぞれ独立にコンタクトが形成されている。このように複数のソース／ドレイン領域とのコンタクトのうち、一部は共通のコンタクトとし、残りは独立のコンタクトであるようにしても良い。また、図１３（ｃ）に示すように、各半導体層８のうち下側のソース／ドレイン領域はそれぞれ独立のコンタクトが設けられているが、左側二つについては共通の配線に接続されている。このように独立なコンタクトどうしを適宜配線によって接続しても良い。なお、複数の半導体層８が配列されている場合、一部の半導体層８に対してはそれぞれ個別のゲート電極６が設けられ、残りの半導体層８に対しては共通したゲート電極が設けられていても良い。
図１４は、本発明の半導体装置の他の一例を示したものである。この半導体装置は第２の半導体領域に含まれる半導体層１０が、第１の半導体領域の両側だけでなく、第１の半導体領域に含まれる半導体層８の間にも設けられている点に特徴がある。図１４（ａ）は、この半導体装置の上面図、図１４（ｂ）は図１４（ａ）のＡ−Ａ’方向の断面図、図１４（ｃ）は図１４（ａ）のＢ−Ｂ’方向の断面図である。図１４では複数の配列された半導体層８の両側と真ん中にそれぞれ１つの半導体層１０が設けられている。なお、半導体層８の間に設ける半導体層１０の数は特に限定されるわけではなく二つ以上であっても良い。また、半導体層８間の位置のうち複数の異なる位置に半導体層１０を設けても良いし、同じ位置に二つ以上の半導体層１０を設けても良い。例えば、チャネル電流の方向と直交する方向に半導体層８と半導体層１０がそれぞれ交互に配列されるように設けても良い。ただし、半導体層８の間に設ける半導体層１０の側面は、半導体層８のチャネル電流の方向と平行になっている必要がある。半導体層８の間に設ける半導体層１０の形状は特に限定されるわけではないが、好ましくは半導体層８と同一形状かつ平行であるのが良い。
図１４では、ゲート電極６は二つ設けられており、各ゲート電極６は両側の半導体層１０のうち一方の半導体層１０から二つの半導体層８を跨ぐように設けられている。本半導体装置では、ゲート電極６が真ん中の半導体層１０まで延在して設けられていないため、複数のゲート電極を設ける場合に、ゲート電極同士を電気的に接触するのを防ぎ、動作特性に優れた半導体装置とすることができる。なお、ゲート電極は真ん中の半導体層１０まで延在して設けても良い。この場合、半導体層８から見たゲート電極の構造対称性を高めることができる。
ゲート電極とのコンタクトはそれぞれ両側の半導体層１０の上方で設けられているが、コンタクトは真ん中の半導体層１０の上方に設けても良い。
図１５は図９の半導体装置の変形例を示したものである。図１５（ａ）は半導体装置の上面図、図１５（ｂ）は図１５（ａ）のＡ−Ａ’方向の断面図、図１５（ｃ）は図１５（ａ）のＢ−Ｂ’方向の断面図である。この半導体装置は、第１の半導体領域に含まれる各半導体層８について、ソース／ドレイン領域の幅（チャネル電流の方向と直交する方向の長さ）ａがゲート電極に覆われた半導体層の部分の幅ａ’よりも大きい点に特徴がある。このようにソース／ドレイン領域の幅が太いことによってコンタクトの位置合わせが容易となり、動作安定性に優れた半導体装置とすることができる。また、寄生抵抗の低減を図ることもできる。
半導体層８のうちゲート電極に覆われた部分と、ソース／ドレイン領域の部分の形状は特に限定されるわけではない。例えば、側面が曲面状のものやテーパー形状のもの等を挙げることができる。好ましくは、ゲート電極に覆われた部分と、ソース／ドレイン領域の部分の形状は略直方体状であることが好ましい。略直方体状であることによって、プロセスの対称性が増し、安定した素子特性をもつ半導体装置とすることができる。また、半導体層８のソース領域とドレイン領域の形状は対称である必要はなく、互いに異なる形状であっても良い。半導体層８のソース領域、およびドレイン領域の部分の幅は、ゲート電極に覆われた部分の幅の１．１〜１０倍であることが好ましく、２〜５倍であることがより好ましい。
図１６は本発明の半導体装置の他の一例を示したものである。図１６（ａ）はこの半導体装置の上面図、図１６（ｂ）は図１６（ａ）のＡ−Ａ’方向の断面図、図１６（ｃ）は図１６（ａ）のＢ−Ｂ’方向の断面図である。この半導体装置は、第１の半導体領域に含まれる半導体層８が４つ存在し、その中の２つの半導体層８がチャネル電流の方向と直交する方向に延在した半導体層３２（図１６（ａ）の点線で囲まれた部分）によって連結されており、二つの半導体層８のソース／ドレイン領域が共通化されている点に特徴がある。この二つの半導体層８は、マルチフィン型のトランジスタを構成する。このような半導体装置は、コンタクトの位置合わせが容易であり、寄生抵抗の低減を図ることができる。また、より少ない面積で大きなチャネル幅を実現でき、高集積化を図ることができる。
図１６の半導体装置では、ソース／ドレイン領域とのコンタクトは、ソース／ドレイン領域の一部上に設けられているが、コンタクトの位置は図１６の位置に限定されるわけではなく、ソース／ドレイン領域上の何れか一部の上であれば良い。
また、図１６ではゲート電極６は一方の第２の半導体領域に含まれる半導体層１０から他方の半導体層１０まで全ての半導体層を跨ぐように延在して形成されているが、両端の半導体層１０上まで延在して形成されていなくても良い。更に、複数の半導体層８が配列された場合、一部の半導体層８についてはソース領域、およびドレイン領域がそれぞれ独立して設けられ、残りの半導体層８については図１６のようにソース領域、およびドレイン領域が共通化されていても良い。
図１７は図１６の半導体装置の変形例を示したものである。図１７（ａ）は半導体装置の上面図、図１７（ｂ）は図１７（ａ）のＡ−Ａ’方向の断面図、図１７（ｃ）は図１７（ａ）のＢ−Ｂ’方向の断面図である。図１７の半導体装置では、第１の半導体領域のソース／ドレイン領域が、チャネル電流の方向に関して対称となっていない点に特徴がある。例えば、図１７では、一方の領域は四つの半導体層８が共通化されて形成されており、他方の領域は二つの半導体層８が共通化されている。ソース／ドレイン領域が共通化される半導体層８の数は２つ以上であれば良く、その数は特に限定されるわけではない。
図１８は図９の半導体装置の変形例を示したものである。図１８はこの半導体装置の上面図である。図１８の半導体装置では第１の半導体領域に含まれる半導体層８の数が１つであり、その両側に第２の半導体領域が設けられている。この半導体装置はシングルフィン型のトランジスタを構成する。例えば、同一基板上にこのようなトランジスタと複数の半導体層８を持つトランジスタを設ける場合、これらの半導体装置の半導体層８のマイクロローディング効果等のエッチング状態を同じにでき、寸法精度を一定にすることができる。また、斜めイオン注入の均一性を高めることができる。
図１９は本発明の半導体装置の他の一例を示したものである。図１９はこの半導体装置の上面図である。図１９の半導体装置では、第２の半導体領域に含まれる半導体層１０のチャネル電流の方向の長さＡは、第１の半導体領域に含まれる半導体層８の長さよりは短いが、ゲート長Ｂよりも長くなっている。このように半導体層１０の長さが少なくともゲート長以上であることによって、半導体層形成時に半導体層８のチャネル領域となる部分のエッチング時におけるマイクロローディング効果の対称性が保たれ、所望形状に加工することができる。このため、動作安定性及び素子特性に優れた半導体装置とすることができる。
図２０は図１９の半導体装置の変形例を示したものである。図２０はこの半導体装置の上面図である。図２０の半導体装置では、半導体層１０のチャネル電流の方向の長さＡが半導体層８の長さＢよりも長い点に特徴がある。このように半導体層１０の長さが半導体層８の長さ以上であることによって、半導体層形成時に半導体層８の側面を均一に所望形状に加工することができる。このため、動作安定性及び素子特性に優れた半導体装置とすることができる。
図２１は本発明の半導体装置の他の一例を示したものである。図２１はこの半導体装置の上面図である。この半導体装置は、半導体層１０のチャネル電流の方向と直交する方向の幅Ａが半導体層８の幅Ｂよりも太い点に特徴がある。このように半導体層１０の幅Ａが半導体層８の幅Ｂよりも太いことによって、半導体層１０の上方でのコンタクトの位置合わせが容易となり、寄生抵抗を小さくすることが出来る。また、半導体層１０の機械的強度が大きくなるため、半導体層形成時にレジストマスクを用いた場合に、より効果的にレジスト倒れを防止することができる。また、半導体層８を所望形状に加工することと高集積化の観点から、半導体装置の最適化を図ることができる。
図３１は、本発明の半導体装置が複数、基板上に設けられた一例を表すものである（上面図）。図３１では、チャネル電流の方向に三つの半導体装置５０〜５２が設けられている。半導体装置５０は図１１の半導体装置に、半導体装置５１は図１４の半導体装置に相当する。これらの半導体装置はｎ型のＭＩＳＦＥＴであっても、ｐ型のＭＩＳＦＥＴであっても良い。また、これらのＭＩＳＦＥＴが混在するものであっても良い。
各半導体装置の第１の半導体領域に含まれる各半導体層８は、チャネル電流と直交する方向の中心５３が一致するように互いに等間隔に配列されている。このように中心５３が一致するように半導体層８を設けることによって、素子特性に優れ、集積密度の高い半導体装置とすることが可能となる。また、第２の半導体領域に含まれる半導体層５４は全ての半導体層８を両側から挟むように、三つの半導体装置で共通化して設けられている。このように両側の半導体層５４を共通化して設けることにより、半導体層の形成工程が容易となり、素子密度が高く設計精度に優れた半導体装置とすることができる。なお、各半導体装置間で、半導体層８は中心５３が一致するように設けられていなくても良く、また、半導体層８の間隔が異なっていても良い。半導体層５４は、それぞれの半導体装置で個別に設けられていても良いが、チャネル電流と直交する方向の中心が互いに一致するように配列されることが好ましい。
半導体装置５１及び５２は更に、半導体層５４の間に第２の半導体領域に含まれる半導体層１０が設けられている（半導体装置５１では半導体層８の間に１つの半導体層１０が、半導体装置５２では半導体層５４と半導体層８の間に２つの半導体層１０が設けられている）。このように半導体層８の設けられていない部分に半導体層１０を設けることによって、半導体層形成時に各半導体層８を均一に形成することができる。なお、半導体層５４の間に設ける半導体層１０は、他の半導体装置に含まれる半導体層８又は１０と中心５３が一致するように設けることが好ましい。
図２２は本発明の半導体装置の他の一例を示したものである。図２２の半導体装置では、第１の半導体領域の両側に設けられた半導体層１０が、一方の半導体層１０から他方の半導体層１０まで半導体層８を囲むように一対の半導体層４９（点線で囲まれた部分）が更に形成されている。この半導体装置では半導体層１０及び４９が第２の半導体領域を構成する。また、この半導体装置では、半導体層８が半導体層１０及び４９によって囲まれているため、半導体層形成時に半導体層８の全ての部分のプロセスの対称性を保つことができる。このため、素子安定性及び高駆動特性を有する半導体装置とすることができる。また、ゲート電極６はチャネル電流と直交する方向に、一方の半導体層１０から他方の半導体層１０まで延在して設けられている。ゲート電極６とのコンタクトは半導体層１０の一部の上方に設けられている。
（半導体装置の製造方法）
以下に本発明の製造方法を説明する。
図２３は本発明の製造方法の一例として、第１の半導体領域に含まれる複数の半導体層８のソース／ドレイン領域がそれぞれ共通のコンタクトを通して配線１４に接続された半導体装置の製造方法を表したものである。
まず、基体上に突起した第１の半導体領域と、第１の半導体領域の両側に、基体上に突起した第２の半導体領域を形成する。この第１及び第２の半導体領域は、基体上に設けられた半導体基板を所定形状に加工することで形成することができる。一例として所定形状のマスクを用いてＳＯＩ基板にエッチングを行うことにより、半導体層を形成する方法を説明する。マスクとしては、レジストマスク、ＳｉＯ２膜などを用いることができる。
まず、ＳＯＩ基板を用意し、所定方向に配列された複数のマスク３とマスク３の両側にマスク２５を設ける。マスクとしては例えば、レジストマスクを使用することができる。図２３（ａ）はこの状態を表したものである。図２３（ｂ）は図２３（ａ）のＡ−Ａ’方向の断面図である。図２３では一例として六つのマスクからなるマスクパターンが示されている。
マスクの形状は後に形成する半導体層の形状に合わせて、所望の形状とすることができる。好ましくは、図２３に示されるように略直方体状であるのが良い。このように第１の半導体領域に含まれる半導体層に対応するマスクを挟んだ両側に、第２の半導体領域に含まれる半導体層に対応するマスクを設けることによって、第１の半導体領域に含まれる半導体層に対応するマスクの倒れを防止し、後工程でのエッチングを均一に行うことができる。
図２３に示されるように第２の半導体領域に含まれる半導体層１０が第１の半導体領域の両側にある場合には、この半導体層１０に対応するマスク２５の幅（マスクの配列方向の長さ：図中のａ）は、マスクの変形防止の観点から、マスク３の幅ａ’よりも太い方が好ましい。また、半導体層１０が、更に第１の半導体領域に含まれる半導体層８の間にある場合には、この半導体層１０に対応するマスクの幅はプロセスの対称性の観点から、マスク３の幅ａ’と等しい方が好ましいが、回路レイアウトの要請がある場合には太くしても良い。
マスク２５の長手方向長さ（マスクの配列方向と直交する方向の長さ：図中のＬ）は、後の工程で形成されるゲート電極６のゲート長（図２４（ｃ）のｄ）以上が好ましい。より好ましくは、マスク２５の長さＬは、マスク３の長さＬ’以上にするのが良い。マスク２５の幅や長さをこのようにすることによって、マスク２５の機械的強度を高くして、マスク形成時により効果的にマスク３の損傷を防止することができる。例えば、マスクとしてレジストマスクを使用した場合、フォトリソグラフィー工程後の洗浄時にリンス液によるマスクの倒れを防止し、後の工程でエッチングをより均一に行うことができる。なお、図２３ではマスク２５の幅がマスク３の幅よりも太く、マスク２５の長さＬが、マスク３の長さＬ’と等しい場合を示している。
マスク２５の長さは、マスク３の長さ以上であることが好ましい。マスク２５の長さがこれらの範囲内にあることによって、マスク形成時のマスク３の損傷をより効果的に防止することができる。例えば、マスクがレジストマスクである場合、レジスト倒れを効果的に防止することができる。また、エッチング時の半導体層８におけるマイクロローディング効果の対称性を保ち、所望形状の半導体層８を得ることができる。
マスク３の間の間隔ｃは一定であることが好ましい。また、一方のマスク２５とその隣のマスク３との間の間隔ｂは、他方のマスク２５とその隣のマスク３との間の間隔に等しいことが好ましい。更に、全てのマスク（マスク３及び２５）間の間隔が一定である（ｂ＝ｃ）ことが好ましい。このようにｂやｃが一定であったり、ｂ＝ｃである場合、半導体層の形成が容易であり、素子特性及び動作安定性に優れた半導体装置とすることができる。
図２３（ｃ）はマスクを用いて第１の半導体領域及び第２の半導体領域を形成した状態を表した図である。図２３（ｄ）は図２３（ｃ）のＡ−Ａ’方向の断面図である。本製造方法では半導体層８はマスク３に対応し、４つの半導体層８が所定方向に配列されている。この半導体層８は第１の半導体領域を構成する。なお、半導体層８の数は１つ以上であれば良く、その数は特に限定されるわけではない。
また、マスク２５に対応して半導体層８の両側には半導体層１０が設けられている。この半導体層１０は第２の半導体領域を構成する。半導体層１０の数は、半導体層８の両に少なくとも１つずつ設ける。半導体層８及び１０を所望の形状とするためには、それに対応した形状のマスク３及び２５を設ければよい。例えば、半導体層８のソース／ドレイン領域の部分の幅をゲート電極で覆われた半導体層８の部分の幅よりも太くなるように形成することができる。また、少なくとも半導体層１０の側面のうち半導体層８に対向する側面は、半導体層８のチャネル電流が流れる方向と平行となるように形成する必要がある。また、第２の半導体領域として、更に第１の半導体領域の両側に設けられた半導体層１０のうち、一方の半導体層１０から他方の半導体層１０まで半導体層８を囲むように一対の半導体層を設けても良い。
半導体層８は例えば、略直方体状であり、その大きさとしては幅１０ｎｍ、長さ１００ｎｍ、高さ１００ｎｍであり、幅としては５〜１００ｎｍ、高さとしては２０〜２００ｎｍが好ましい。
次に、少なくとも１つの半導体層８を跨ぐようにゲート電極６を形成する。ゲート電極６は、ゲート絶縁膜７及びポリシリコン膜１９を半導体層上に堆積した後、所定形状に加工することによって形成することができる。例えば、ゲート絶縁膜７及びポリシリコン膜１９上に所定形状のレジストマスクを形成した後、エッチングを行うことにより形成することができる。
ゲート電極を形成するためにはまず、半導体層上にゲート絶縁膜７を形成する。この際、トリプルゲート型のＭＩＳＦＥＴを形成する場合には熱酸化法によって半導体領域の表面（上面及び側面）に薄いＳｉＯ２膜を形成してゲート絶縁膜７とする。また、ダブルゲート型のＭＩＳＦＥＴを形成する場合には、半導体層形成時にマスクとして用いたＳｉＯ２を半導体層８の上部にそのまま残しておき、更にその上にＳｉＯ２膜を形成する。第二の半導体領域に含まれる半導体層１０上にはＳｉＯ２膜７を設けても、設けなくても良い（図２４では半導体層１０上にＳｉＯ２膜７を設けた例を示している。）。ゲート絶縁膜としてはＳｉＯ２膜、ＳｉＯＮ膜に限らず、Ｔａ２Ｏ５膜、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜等を用いることができる。
更に、このＳｉＯ２膜７上にＣＶＤ法によってポリシリコン膜１９を形成した後、不純物拡散で導電性とする。次に、このポリシリコン膜１９上にゲート電極形成用のマスク４１を堆積する。図２４（ａ）はこの状態を表した上面図である。図２４（ｂ）は図２４（ａ）のＡ−Ａ’方向の断面図である。
この後、マスク４１を用いてゲート電極の形状に加工した後、マスク４１を除去する。図２４（ｃ）は、この状態を表した上面図、図２４（ｄ）は図２４（ｃ）のＡ−Ａ’方向の断面図である。ゲート電極は複数の半導体層を跨ぐように設けても良い。また、半導体層８から半導体層１０まで延在するように設けても良い。この場合、ゲート電極６は半導体層１０上面の少なくとも一部まで延在して設けられていれば良いが、半導体層１０の上面まで設けることが好ましい。このように所望の形状のゲート電極を得るためには、ゲート電極に対応するマスクパターンを形成し、このマスクを用いて加工すれば良い。
図２４で示されるように、ゲート電極は半導体層１０の上面の全部を覆うように形成することが好ましい。このような構造のゲート電極ではゲート電極形成時の加工性を向上させ、動作特性に優れた半導体装置とすることができる。例えば、マスクとしてレジストマスクを用いた場合、ポリシリコン膜の段差部では露光時にフォーカスオフセットによるマスクのサイズ異常が生じる。この状態でエッチングを行うと、このサイズ異常を反映してゲート電極の段差部にサイズ異常が発生する。しかし、本発明の製造方法では、半導体層８上方のゲート電極は平坦であり（段差部を生じていないため）、半導体層８上方のゲート電極にはフォーカスオフセットが生じない。
更に、従来の半導体装置の製造方法ではエッチング時に段差部上に積層されたポリシリコン膜は、マイクロローディング効果の非対称性によってゲート長の異常が生じる。つまり、半導体層８の間のポリシリコン膜のエッチング速度は、段差部外側のポリシリコン膜のエッチング速度よりマイクロローディング効果によって遅くなる。したがって、段差部外側のポリシリコン膜のゲート長は、半導体層８の間のポリシリコン膜のゲート長より細くなってしまう。しかし、本発明の製造方法では、半導体層８上方のポリシリコン膜においては、マイクロローディング効果の対称性が保たれているため、半導体層８上方のゲート電極のゲート長を一定とすることができる。なお、ゲート長は５〜１００ｎｍであることが好ましい。
また、図２４の半導体装置ではゲート電極は一方の半導体層１０から他方の半導体層１０まで形成されている。このため、半導体層８上に設けられたゲート電極６は同じ高さとなり、ゲート電極の平坦性を高めることができる。なお、ゲート電極の材料としてはポリシリコンが好適だが、シリコンゲルマニウムなど他の半導体や、タングステン、窒化チタン、ニッケルシリサイドなどの金属材料をゲート電極材料とする場合でも本発明の効果は変わらない。
この後、斜め方向からエクステンションイオン注入を行う。この際、半導体層１０では片側側面に対向する位置に半導体層８が設けられていないため、このイオン注入時の他の半導体領域からのイオン跳ね返り量が少なくなる。これに対して、半導体層８は全て両側に半導体層８又は１０が設けられているため、イオン注入時のイオン跳ね返り量は全ての半導体層８で等しくなるため、複数の半導体層８を設けた場合、各半導体層８中の不純物濃度を一定とすることができる。これは、ハロー注入を斜めイオン注入で行う場合にも、同様の効果が得られる。
この後、ＣＶＤ法によりシリコン酸化膜等を堆積した後、ＲＩＥ処理を行ってゲートサイドウォールを形成する（図示していない）。このゲート電極６及びゲートサイドウォールをマスクに用いてイオン注入を行い、不純物を半導体領域にドープし、ソース／ドレイン領域を形成する。図２５（ａ）は、この状態を表した上面図である。図２５（ｂ）は図２５（ａ）のＡ−Ａ’方向の断面図、図２５（ｃ）は図２５（ａ）のＢ−Ｂ’方向の断面図である。
この際、半導体層１０にはイオン注入を行っても行わなくても良い。この理由は、半導体層１０には、チャネル電流を流さないため、ソース／ドレイン領域を形成する必要が無いためである。
なお、半導体層１０内にイオン注入を行わない場合は、半導体層へのドープ前に半導体層１０上にマスクを設け、半導体層８へドープを行った後にマスクを取り除く工程を設ければ良い。この後、必要に応じてソース／ドレイン領域の表面上にＴｉＳｉ２、ＣｏＳｉ２、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＩｒＳｉ３、ＲｈＳｉ、ＮｉＳｉ等のシリサイド膜（図示していない）を形成することができる。
次に、ＣＶＤ法を用いて上記構造上にＳｉＯ２などの層間絶縁膜１６を形成した後、ＣＭＰ法を用いてこれを平坦化する。この後、フォトリソグラフィーやＲＩＥを用いてコンタクトホール１３をソース／ドレイン領域及びゲート電極上に設ける。この際、ソース／ドレイン領域上に設けるコンタクトホール１３は複数の第一の半導体領域に含まれる半導体層８に共通となるように設けても、各半導体層８のソース領域、およびドレイン領域に対してそれぞれ独立に設けても良い。
また、ゲート電極上に設けるコンタクトホール１３の位置は、ゲート電極上であれば特に限定されるわけではないが、半導体層１０の上方で設けることが好ましい。この場合、ゲート電極上のコンタクトホール１３はソース／ドレイン領域上に形成するコンタクトホール１３と同じ深さとなり、コンタクトホールの形成が容易となる。なお、コンタクトホールは開口したい部分以外にフォトレジストが残るようにパターニングを行い、エッチングを行うことによって形成する。
次に、ＣＶＤ法によりタングステン膜、アルミ膜、窒化チタン／チタン膜やそれらの積層膜をコンタクトホール１３内に充填した後、プラズマエッチングもしくは研磨を行うことにより、コンタクトホール１３以外に成膜された余分なタングステンを除去し、コンタクトプラグを形成する。これによりコンタクトプラグがコンタクトホール１３内に形成される。
次に、層間絶縁膜１６上にコンタクトプラグと電気的に接触する配線１４を形成する。この配線層はスパッタ法等によりアルミニウムを主成分とする層を成膜した後、所望パターンのマスク形成及びエッチングを行うことによって形成される。
配線１４は例えば、アルミニウムを主成分とした導電物から構成される。更に、パッシベーション膜（図示していない）を層間絶縁膜１６及び配線１４上に堆積して半導体装置とする。図２６（ａ）は、この状態を表した上面図である。図２６（ｂ）は図２６（ａ）のＡ−Ａ’方向の断面図、図２６（ｃ）は図２６（ａ）のＢ−Ｂ’方向の断面図である。図２６は各半導体層８のソース／ドレイン領域に対して共通したコンタクトを形成した半導体装置を示している。
上記半導体装置の製造方法では第１の半導体領域の両側に第２の半導体領域を形成したが、第１の半導体領域に含まれる半導体層８の間に更に、第２の半導体領域を設けても良い。この場合、基体上に複数の半導体層を設けた後、半導体層８の間に第２の半導体領域として形成したい半導体層にはイオン注入によりソース／ドレイン領域を形成しないか、又は半導体層１０内にソース／ドレイン領域を形成した場合には、ソース／ドレイン領域とのコンタクトを形成しなければ良い。半導体層８の間に設ける半導体層１０の数は特に限定されるわけではなく、２つ以上の半導体層１０を設けても良い。また、半導体層１０を設ける位置は特に限定されるわけではなく、複数の異なる位置（半導体層８の間）に設けても良い。ゲート電極６は、この間に設けた半導体層１０上まで延在して設けられていても、設けられていなくても良い。
図２７は第１の半導体領域及び第２の半導体領域がシリコンウェハ基板５から直接、突起した半導体装置（図１０の半導体装置に対応する）の製造方法の一例を示したものである。まず、シリコンウェハ基板５上にＳｉＯ２膜４０を設けた後、イオン注入を行い、シリコンウェハ基板５を不純物層とする。次に、ＣＶＤ法等によりＳｉＮ膜３９を積層した後（図２７（ａ））、ＳｉＮ膜３９上にマスク３及び２５を設ける（図２７（ｂ））。次に、マスクを用いて所定形状の突起を形成した後、ＣＶＤ法等により分離絶縁膜４２を堆積し、ＣＭＰ等を用いてこれを平坦化する（図２７（ｃ））。更にエッチングを行って、分離絶縁膜４２が所定厚さとなるまで取り除き、突起した半導体層８及び１０を形成する。この後、ＳｉＯ２膜４０及びＳｉＮ膜３９を除去して半導体層８及び１０を得る。この後は上記説明と同様の方法によって半導体装置を形成する。
また、図２８は本発明の他の半導体装置の製造方法の一例を示したものである。この半導体装置ではソース／ドレイン領域が半導体層で電気的に接続され、共通化されている。図２８（ａ）は、この半導体装置の半導体層形成のためにマスクを形成した状態を表した上面図、図２８（ｂ）は図２８（ａ）のＡ−Ａ’方向の断面図である。まず、所定方向に等間隔に配列されたマスク３と、マスク３の両側に形成されたマスク２５と、マスク３の配列方向に延在して４つのマスク３を挟んで連結するマスク２７とからなるマスクパターンを形成する。
次に、このマスクを用いて第１及び第２の半導体領域を形成する。なお、第１の半導体領域はマスク３及び２７を用いて形成された半導体層８及び３２であり、第２の半導体領域はマスク２５を用いて形成された半導体層１０に対応する。次に、この半導体層上に酸化膜７及びポリシリコン膜１９を堆積した後、ゲート電極形成用に所定形状のマスクを形成する。そして、このマスクを用いて酸化膜７及びポリシリコン膜１９を除去し、所定形状のゲート電極６を形成する。図２８（ｃ）は、この状態を表した上面図、図２８（ｄ）は図２８（ｃ）のＡ−Ａ’方向の断面図である。図２８（ｃ）では、一方の半導体層１０から他方の半導体層１０まで全ての半導体層８及び１０を跨ぐようにゲート電極６が形成されている。
次に、ゲートサイドウォ−ルを形成し、ゲート電極及びゲートサイドウォ−ルをマスクに用いて、半導体層８のゲート電極で覆われていない部分にソース／ドレイン領域を形成した後、この半導体装置上に層間絶縁膜１６を形成する。この後、何れか一方の半導体層１０の上方でゲート電極６とのコンタクトを形成し、半導体層８のソース／ドレイン領域上にコンタクトを形成する。ソース／ドレイン領域とのコンタクトの位置は半導体層８上であれば特に限定されるわけではない。このため、コンタクトの位置合わせが容易となる。また、コンタクトの形成工程を簡素化することができる。
図２９（ａ）は、この状態を表した上面図である。図２９（ｂ）は図２９（ａ）のＡ−Ａ’方向の断面図、図２９（ｃ）は図２９（ａ）のＢ−Ｂ’方向の断面図である。なお、上記製造方法の変形例として共通化されたソース領域とドレイン領域に含まれる半導体層８の数がそれぞれ異なった半導体装置を製造することもできる（例えば、図１７に相当する）。この場合、半導体層の形状に対応するような形状のマスクを用いてエッチングを行えばよい。
本明細書ではゲート電極材料をエッチングしてゲート電極を形成する場合の効果について説明したが、同様の効果はいわゆるダマシンゲート法によるゲート電極形成においても得られる。ダマシンゲート法においては通常のゲート電極形成と同様にしてダミーゲートを形成し、ダミーゲートを絶縁膜に転写してゲートの型となる溝を形成し、さらにこの溝にゲート電極材料を埋め込むことでトランジスタを形成するものである。ダミーゲートの形成は本明細書で説明したゲート電極の形成と同様にエッチングで行うため、ダマシンゲート法においても、本発明は同様の効果を得ることが可能である。

Claims (38)

  1. 第１の半導体領域と、第２の半導体領域とを備えた半導体装置であって、
    （ａ）該第１の半導体領域は、基体から上方に突起した少なくとも１つの半導体層を有し、該半導体層を跨ぐように絶縁膜を介してゲート電極が設けられ、該半導体層の前記ゲート電極を挟んだ両側にソース／ドレイン領域が設けられて、
    該半導体層の少なくとも両側面にチャネル領域が形成される電界効果型トランジスタが構成され、
    （ｂ）前記第２の半導体領域は、基体から上方に突起し、チャネル電流の方向と直交する方向において少なくとも第１の半導体領域を挟んだ両側に形成された半導体層を有し、該半導体層の第１の半導体領域側の側面は、該チャネル電流の方向と平行であることを特徴とする半導体装置。
  2. 前記第１の半導体領域は、前記チャネル電流の方向が互いに平行となるように配列された複数の半導体層を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の半導体領域は、複数の半導体層にそれぞれ独立のソース／ドレイン領域及びゲート電極が設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 前記ゲート電極が、前記複数の半導体層のうち少なくとも２つの半導体層を跨ぐように形成されていることを特徴とする請求項２に記載の半導体装置。
  5. 前記複数の半導体層内に設けられた各ソース／ドレイン領域が、電気的に共通接続され、前記ゲート電極が、該共通接続された半導体層を跨ぐように形成されていることを特徴とする請求項２に記載の半導体装置。
  6. 前記第１の半導体領域は、更に基体から上方に突起し前記チャネル電流の方向と直交する方向に延在して、前記複数の半導体層のうち少なくとも２つの半導体層のソース／ドレイン領域を電気的に共通接続する連結半導体層を有し、
    前記ゲート電極は、該連結半導体層で接続された半導体層を跨ぐように形成されていることを特徴とする請求項２に記載の半導体装置。
  7. 前記チャネル電流の方向と直交する方向において、
    前記第１の半導体領域に含まれる複数の半導体層の間に更に、第２の半導体領域に含まれる半導体層を設けたことを特徴とする請求項２〜５の何れか１項に記載の半導体装置。
  8. 前記複数の半導体層は、前記チャネル電流の方向と直交する方向に等間隔で配列されていることを特徴とする請求項２〜６の何れか１項に記載の半導体装置。
  9. 前記第１の半導体領域の両側に設けられた第２の半導体領域に含まれる半導体層は、該第１の半導体領域から互いに等しい間隔で設置されていることを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
  10. 前記第１の半導体領域に含まれる半導体層、および前記第２の半導体領域に含まれる半導体層は、前記チャネル電流の方向と直交する方向に等間隔で配列されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
  11. 前記ゲート電極が、前記第１の半導体領域に含まれる半導体層上から前記第２の半導体領域に含まれる半導体層上まで延在して設けられていることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
  12. 前記第２の半導体領域に含まれる半導体層の上方において、前記ゲート電極とのコンタクトが形成されていることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１の半導体領域に含まれる半導体層は、少なくとも前記ゲート電極に覆われた部分が略直方体状であることを特徴とする請求項１〜１２の何れか１項に記載の半導体装置。
  14. 前記第１の半導体領域に含まれる前記半導体層は、略直方体状であることを特徴とする請求項１〜１２の何れか１項に記載の半導体装置。
  15. 前記チャネル電流の方向において、
    前記第１の半導体領域の両側に設けられた前記第２の半導体領域に含まれる半導体層の長さが、前記ゲート電極の長さよりも長いことを特徴とする請求項１〜１４の何れか１項に記載の半導体装置。
  16. 前記チャネル電流の方向において、
    前記第１の半導体領域の両側に設けられた前記第２の半導体領域に含まれる半導体層の長さが、前記第１の半導体領域に含まれる半導体層の長さ以上であることを特徴とする請求項１〜１４の何れか１項に記載の半導体装置。
  17. 前記チャネル電流の方向と直交する方向において、
    前記第１の半導体領域の両側に設けられた前記第２の半導体領域に含まれる半導体層の幅が、前記第１の半導体領域に含まれる半導体層の幅以上であることを特徴とする請求項１〜１６の何れか１項に記載の半導体装置。
  18. 前記第２の半導体領域は、
    更に、前記第１の半導体領域の両側に設けられた半導体層のうち一方の半導体層から他方の半導体層まで、互いに該第１の半導体領域を囲むように連結する一対の半導体層を有していることを特徴とする請求項１〜１７の何れか１項に記載の半導体装置。
  19. 基体から上方に突起した少なくとも１つの半導体層を有する第１の半導体領域と、少なくとも前記第１の半導体領域を挟む両側に基体から上方に突起した半導体層を有する第２の半導体領域と、を形成するフィン型半導体層の形成工程と、
    前記第１の半導体領域に含まれる半導体層を跨ぐようにゲート電極と、該ゲート電極と半導体層の少なくとも両側面の間に絶縁膜と、該半導体層のゲート電極を挟んだ両側にソース／ドレイン領域と、を形成するトランジスタの形成工程と、
    を有することを特徴とする半導体装置の製造方法。
  20. 前記フィン型半導体層の形成工程において、
    第２の半導体領域の、第１の半導体領域側の側面は、チャネル電流の方向と平行となるように形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記フィン型半導体層の形成工程において、
    基体上に設けた半導体基板を所定形状に加工することで前記第１の半導体領域と前記第２の半導体領域とを同時に形成することを特徴とする請求項１９または２０に記載の半導体装置の製造方法。
  22. 前記フィン型半導体層の形成工程において、
    前記所定形状の加工は、前記第１の半導体領域および第２の半導体領域に対応する形状のマスクを用いて前記半導体基板をエッチングすることにより行うことを特徴とする請求項２１に記載の半導体装置の製造方法。
  23. 前記トランジスタの形成工程において、
    前記ゲート電極を、前記第１の半導体領域に含まれる半導体層上から第２の半導体領域に含まれる半導体層上まで延在して設けることを特徴とする請求項１９〜２２の何れか１項に記載の半導体装置の製造方法。
  24. 前記トランジスタの形成工程において、
    更に前記ゲート電極とのコンタクトを、該ゲート電極が延在して設けられた第２の半導体領域に含まれる半導体層の上方で形成することを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 前記フィン型半導体層の形成工程において、
    第１の半導体領域として、複数の半導体層を、それぞれの半導体層を流れるチャネル電流の方向が互いに平行となるように形成することを特徴とする請求項１９〜２４の何れか１項に記載の半導体装置の製造方法。
  26. 前記トランジスタの形成工程において、
    複数のゲート電極を、各ゲート電極がそれぞれ１つの第１の半導体領域に含まれる半導体層を跨ぐように形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
  27. 前記トランジスタの形成工程において、
    第１の半導体領域に含まれる複数の半導体層のうち少なくとも２つ以上の半導体層を跨ぐようにゲート電極を形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
  28. 前記フィン型半導体層の形成工程において、
    前記第１の半導体領域として、更に基体から上方に突起し前記チャネル電流の方向と直交する方向に延在して、前記複数の半導体層のうち少なくとも２つの半導体層を電気的に共通接続する連結半導体層を形成し、
    前記トランジスタの形成工程において、
    該連結半導体層で接続された半導体層を跨ぐようにゲート電極を形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
  29. 前記フィン型半導体層の形成工程において、
    前記第１の半導体領域に含まれる半導体層の間に更に、第２の半導体領域に含まれる半導体層を形成することを特徴とする請求項２５〜２７の何れか１項に記載の半導体装置の製造方法。
  30. 前記フィン型半導体層の形成工程において、
    前記第１の半導体領域に含まれる複数の半導体層を、前記チャネル電流の方向と直交する方向に互いに等間隔となるように形成することを特徴とする請求項２５〜２８の何れか１項に記載の半導体装置の製造方法。
  31. 前記フィン型半導体層の形成工程において、
    前記第２の半導体領域に含まれる半導体層を、前記第１の半導体領域の両側に、該第１の半導体領域から互いに等しい間隔となるように設置することを特徴とする請求項２５〜３０の何れか１項に記載の半導体装置の製造方法。
  32. 前記フィン型半導体層の形成工程において、
    前記第１の半導体領域に含まれる複数の半導体層、および前記第２の半導体領域に含まれる半導体層を、前記チャネル電流の方向と直交する方向に等間隔となるように形成することを特徴とする請求項２５〜３１の何れか１項に記載の半導体装置の製造方法。
  33. 前記フィン型半導体層の形成工程において、
    前記第１の半導体領域に含まれる半導体層の少なくとも前記ゲート電極に覆われた部分を、略直方体状となるように形成することを特徴とする請求項１９〜３２の何れか１項に記載の半導体装置の製造方法。
  34. 前記フィン型半導体層の形成工程において、
    前記第１の半導体領域に含まれる前記半導体層を、略直方体状となるように形成することを特徴とする請求項１９〜３２の何れか１項に記載の半導体装置の製造方法。
  35. 前記トランジスタの形成工程において、
    前記第１の半導体領域の両側に、第２の半導体領域に含まれる半導体層を、該半導体層の前記チャネル電流の方向の長さが、前記ゲート電極の長さよりも長くなるように形成することを特徴とする請求項１９〜３４の何れか１項に記載の半導体装置の製造方法。
  36. 前記トランジスタの形成工程において、
    前記第１の半導体領域の両側に、第２の半導体領域に含まれる半導体層を、該半導体層の前記チャネル電流の方向の長さが、該第１の半導体領域に含まれる半導体層の長さよりも長くなるように形成することを特徴とする請求項１９〜３４の何れか１項に記載の半導体装置の製造方法。
  37. 前記トランジスタの形成工程において、
    前記第１の半導体領域の両側に、第２の半導体領域に含まれる半導体層を、該半導体層の前記チャネル電流の方向と直交する方向の幅が、該第１の半導体領域に含まれる前記半導体層の幅以上となるように形成することを特徴とする請求項１９〜３６の何れか１項に記載の半導体装置の製造方法。
  38. 前記フィン型半導体層の形成工程において、
    前記第２の半導体領域として更に、前記第１の半導体領域の両側に設けられた半導体層のうち一方の半導体層から他方の半導体層まで、互いに該第１の半導体領域を囲むように連結する一対の半導体層を形成することを特徴とする請求項１９〜３７の何れか１項に記載の半導体装置の製造方法。
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