KR102269415B1 - 반도체 장치 - Google Patents

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KR102269415B1
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Abstract

동작 특성이 향상된 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상의 필드 절연막, 상기 기판 상에 형성되고, 상기 필드 절연막의 상면보다 위로 돌출된 제1 핀형 패턴, 및 상기 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하고, 제1 부분과 제2 부분을 포함하는 게이트 전극으로, 상기 제1 부분은 상기 제1 핀형 패턴의 일측에 위치하여 상기 게이트 전극의 제1 종단을 포함하고, 상기 제2 부분은 상기 제1 핀형 패턴의 타측에 위치하는 게이트 전극을 포함하고, 상기 기판으로부터 상기 제1 부분의 최하부까지의 높이와, 상기 기판으로부터 상기 제2 부분의 최하부까지의 높이는 서로 다르다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 필드 절연막, 상기 기판 상에 형성되고, 상기 필드 절연막의 상면보다 위로 돌출된 제1 핀형 패턴, 및 상기 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하고, 제1 부분과 제2 부분을 포함하는 게이트 전극으로, 상기 제1 부분은 상기 제1 핀형 패턴의 일측에 위치하여 상기 게이트 전극의 제1 종단을 포함하고, 상기 제2 부분은 상기 제1 핀형 패턴의 타측에 위치하는 게이트 전극을 포함하고, 상기 기판으로부터 상기 제1 부분의 최하부까지의 높이와, 상기 기판으로부터 상기 제2 부분의 최하부까지의 높이는 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 상기 제1 부분의 최하부까지의 높이는 상기 기판으로부터 상기 제2 부분의 최하부까지의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 상면으로부터 상기 제2 부분의 최하부까지의 두께는 상기 게이트 전극의 상면으로부터 상기 제1 부분의 최하부까지의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴을 정의하는 트렌치를 더 포함하고, 상기 트렌치의 바닥면으로부터 상기 제1 부분의 최하부까지의 높이는 상기 트렌치의 바닥면으로부터 상기 제2 부분의 최하부까지의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극과 상기 기판 사이에, 상기 제1 핀형 패턴의 프로파일을 따라서 형성되는 게이트 절연막을 더 포함하고, 상기 제2 부분과 상기 기판 사이의 상기 게이트 절연막은 상기 필드 절연막과 접촉하고, 상기 제1 부분과 상기 기판 사이의 상기 게이트 절연막은 상기 필드 절연막과 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막 상의 층간 절연막을 더 포함하고, 상기 게이트 절연막은 상기 층간 절연막과 상기 게이트 전극 사이에 형성되고, 상기 제1 종단 부분에서, 상기 게이트 절연막은 상기 층간 절연막과 접촉한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극과 교차하는 제2 핀형 패턴을 더 포함하고, 상기 게이트 전극은 제3 부분과, 제4 부분과, 상기 제1 종단에 대응되는 제2 종단을 포함하고, 상기 제3 부분은 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에 배치되고, 상기 제4 부분은 상기 게이트 전극의 제2 종단을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 상기 제3 부분의 최하부까지의 높이와, 상기 기판으로부터 상기 제4 부분의 최하부까지의 높이는 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제4 부분의 두께와 상기 제1 부분의 두께는 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막 상의 층간 절연막을 더 포함하고, 상기 층간 절연막과 상기 게이트 전극의 제1 종단 사이에 형성되는 스페이서를 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 필드 절연막, 상기 기판 상에 서로 최인접하게 형성되고, 상기 필드 절연막의 상면보다 위로 각각 돌출된 제1 및 제2 핀형 패턴, 상기 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하고, 제1 부분과 제2 부분을 포함하는 제1 게이트 전극으로, 상기 제1 부분 및 상기 제2 부분은 상기 제1 핀형 패턴을 사이에 두고 위치하고, 상기 제1 부분은 상기 제1 게이트 전극의 제1 종단을 포함하는 제1 게이트 전극, 및 상기 필드 절연막 상에, 상기 제2 핀형 패턴과 교차하고, 제3 부분과 제4 부분을 포함하는 제2 게이트 전극으로, 상기 제3 부분 및 상기 제4 부분은 상기 제2 핀형 패턴을 사이에 두고 위치하고, 상기 제3 부분은 상기 제1 게이트 전극의 제1 종단과 마주보는 상기 제2 게이트 전극의 제2 종단을 포함하는 제2 게이트 전극을 포함하고, 상기 기판으로부터 상기 제1 부분의 최하부까지의 높이와, 상기 기판으로부터 상기 제2 부분의 최하부까지의 높이는 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 상기 제1 부분의 최하부까지의 높이는 상기 기판으로부터 상기 제2 부분의 최하부까지의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 상기 제3 부분의 최하부까지의 높이와, 상기 기판으로부터 상기 제4 부분의 최하부까지의 높이는 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 상기 제1 부분의 최하부까지의 높이는 상기 기판으로부터 상기 제3 부분의 최하부까지의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 상기 제1 부분의 최하부까지의 높이와, 상기 기판으로부터 상기 제3 부분의 최하부까지의 높이는 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴은 SRAM 영역에 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 하부와 상부를 포함하는 핀형 패턴으로, 상기 핀형 패턴은 서로 마주하는 제1 측벽 및 제2 측벽을 포함하는 핀형 패턴, 상기 기판 상에, 상기 핀형 패턴의 하부와 접촉하고, 상기 핀형 패턴의 상부와 비접촉하는 필드 절연막, 및 상기 핀형 패턴과 교차하고, 제1 부분과 제2 부분을 포함하는 게이트 전극으로, 상기 제1 부분은 상기 핀형 패턴의 제1 측벽 상에 위치하고, 상기 제2 부분은 상기 핀형 패턴의 제2 측벽 상에 위치하는 게이트 전극을 포함하고, 상기 제1 부분은 상기 게이트 전극과 오버랩되는 상기 핀형 패턴의 상부의 제1 측벽을 전체적으로 덮고, 상기 제2 부분은 상기 게이트 전극과 오버랩되는 상기 핀형 패턴의 상부의 제2 측벽의 일부를 덮는다.
본 발명의 몇몇 실시예에서, 상기 제2 부분은 상기 게이트 전극의 종단을 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막 상의 층간 절연막을 더 포함하고, 상기 제2 부분과 상기 필드 절연막 사이에, 상기 층간 절연막의 일부가 개재되고, 상기 제1 부분과 상기 필드 절연막 사이에, 상기 층간 절연막은 비개재된다.
본 발명의 몇몇 실시예에서, 상기 핀형 패턴과 상기 게이트 전극 사이에, 상기 핀형 패턴의 프로파일을 따라 형성되는 고유전율 게이트 절연막을 더 포함하고, 상기 고유전율 게이트 절연막은 상기 핀형 패턴의 상부의 제1 측벽 전체를 따라 연장되고, 상기 핀형 패턴의 상부의 제2 측벽의 일부를 따라 연장된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 도 1의 P 영역을 B - B를 따라서 절단한 단면도이다.
도 5는 도 3에서 제1 게이트 전극 등을 제외하고 도시한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7 및 도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 A - A를 따라서 절단한 단면도이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 도 11의 D - D를 따라서 절단한 단면도이다.
도 13은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 16은 도 15의 반도체 장치의 레이아웃도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 4는 도 1의 P영역을 B - B를 따라서 절단한 단면도이다. 도 5는 도 3에서 제1 게이트 전극 등을 제외하고 도시한 도면이다.
도 1 내지 도 5를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 핀형 패턴 그룹(FG1)과, 제1 게이트 전극(130) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 패턴 그룹(FG1)은 기판(100) 상에 형성될 수 있다. 제1 핀형 패턴 그룹(FG1)은 기판(100)으로부터 돌출되어 있을 수 있다. 여기에서, '핀형 패턴 그룹'은 하나의 게이트 전극과 교차하는 핀형 패턴들을 의미할 수 있다. 예를 들어, 제1 핀형 패턴 그룹(FG1)은 제1 게이트 전극(130)과 교차하는 핀형 패턴들의 집합일 수 있다.
제1 핀형 패턴 그룹(FG1)은 분리 트렌치(T)에 의해 정의될 수 있다. 분리 트렌치(T)는 제1 핀형 패턴 그룹(FG1)에 포함된 각각의 핀형 패턴의 양측에 배치될 수 있다.
도 3에서, 분리 트렌치(T)의 바닥면은 기판(100)에 의해 정의되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 핀형 패턴 그룹(FG1) 주변에 분리 트렌치(T)보다 더 깊은 트렌치가 형성되어, 활성 영역이 정의될 경우, 분리 트렌치(T)의 바닥면은 기판(100)에 의해 정의되지 않을 수 있다. 또는, 제1 핀형 패턴 그룹(FG1)에 포함된 핀형 패턴들이 분리 트렌치(T)보다 더 깊은 트렌치에 의해 분리될 경우에도, 분리 트렌치(T)의 바닥면은 기판(100)에 의해 정의되지 않을 수 있다.
이하에서, 분리 트렌치(T)의 바닥면은 기판(100)에 의해 정의되는 것으로 설명한다.
제1 핀형 패턴 그룹(FG1)은 제1 방향(X)을 따라서 연장되는 핀형 패턴들을 포함할 수 있다. 제1 핀형 패턴 그룹(FG1)에 포함된 각각의 핀형 패턴은 제1 방향(X)을 따라서 연장될 수 있다. 제1 핀형 패턴 그룹(FG1)에 포함된 핀형 패턴들은 제2 방향(Y)으로 배열될 수 있다.
제1 핀형 패턴 그룹(FG1)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120)을 포함할 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 각각 제1 핀형 패턴 그룹(FG1) 중 가장 바깥쪽에 배치된 핀형 패턴을 의미할 수 있다. 예를 들어, 제2 방향(Y)으로, 제1 핀형 패턴(110)의 일측에는 제1 핀형 패턴 그룹(FG1)이 위치하지 않고, 제1 핀형 패턴(110)의 타측에는 제1 핀형 패턴 그룹(FG1)에 포함된 핀형 패턴이 위치할 수 있다.
도 1에서, 제1 핀형 패턴 그룹(FG1)은 3개의 핀형 패턴을 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 다시 말하면, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 2개 이상의 핀형 패턴이 배치될 수 있다.
또는, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 다른 핀형 패턴이 배치되지 않을 수도 있다. 즉, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 최인접하고 있을 수 있다.
제1 핀형 패턴 그룹(FG1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴 그룹(FG1)에 포함되는 각각의 핀형 패턴들은 서로 동일한 물질을 포함할 수 있다.
제1 핀형 패턴 그룹(FG1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴 그룹(FG1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴 그룹(FG1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴 그룹(FG1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
이 후의 설명에서, 제1 핀형 패턴 그룹(FG1)은 예를 들어, 실리콘을 포함하는 실리콘 핀형 패턴 그룹인 것으로 설명한다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 분리 트렌치(T)의 일부를 채우도록 형성될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
필드 절연막(105)은 제1 핀형 패턴 그룹(FG1)에 포함된 각각의 핀형 패턴의 일부와 접촉할 수 있다. 예를 들어, 제1 핀형 패턴(110)은 상부(112)와 하부(111)를 포함할 수 있다. 필드 절연막(105)은 제1 핀형 패턴의 하부(111)와 접촉하지만, 제1 핀형 패턴의 상부(112)와 접촉하지 않을 수 있다.
또는, 제1 핀형 패턴(110)은 제2 방향(Y)으로 서로 마주보는 제1 측벽(110a) 및 제2 측벽(110b)를 포함할 수 있다. 필드 절연막(105)은 제1 핀형 패턴의 제1 측벽(110a)의 일부 및 제1 핀형 패턴의 제2 측벽(110b)의 일부를 덮고 있을 수 있다.
이에 인해, 제1 핀형 패턴 그룹(FG1)에 포함된 각각의 핀형 패턴의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)의 적어도 일부는 각각 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제1 게이트 전극(130)은 제2 방향(Y)으로 연장되어, 제1 핀형 패턴 그룹(FG1)과 교차하도록 형성될 수 있다. 제1 게이트 전극(130)은 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극(130)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)과 교차할 수 있다.
도 1에서, 제1 게이트 전극(130)은 직사각형 형태일 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 제1 게이트 전극(130)이 직사각형 형태인 경우, 장변(long side)과 단변(short side)을 포함할 수 있다. 제1 게이트 전극(130)의 장변과 단변이 만나는 모서리 부분이 둥글게 형성되었을 경우에도, 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
제1 게이트 전극(130)은 서로 대응되는 제1 종단(131)과 제2 종단(132)를 포함할 수 있다. 제1 게이트 전극의 제1 종단(131) 및 제1 게이트 전극의 제2 종단(132)은 각각 제1 게이트 전극(130)의 단변을 포함할 수 있다. 제1 게이트 전극의 제1 종단(131)은 제1 핀형 패턴(110)과 인접하고, 제1 게이트 전극의 제2 종단(132)은 제2 핀형 패턴(120)과 인접할 수 있다.
좀 더 구체적으로, 제1 게이트 전극의 제1 종단(131)은 제1 핀형 패턴 그룹(FG1) 중 제1 핀형 패턴(110)과 가장 인접하고, 제1 게이트 전극의 제2 종단(132)은 제1 핀형 패턴 그룹(FG1) 중 제2 핀형 패턴(120)과 가장 인접할 수 있다.
제1 게이트 전극(130)은 제2 방향(Y)으로 순차적으로 위치하는 제1 부분(130a)과, 제2 부분(130b)과, 제3 부분(130c)과, 제4 부분(130d)을 포함할 수 있다.
제1 게이트 전극의 제1 부분(130a)은 제1 게이트 전극의 제1 종단(131)을 포함할 수 있다. 제1 게이트 전극의 제4 부분(130d)은 제1 게이트 전극의 제2 종단(132)을 포함할 수 있다.
제1 게이트 전극의 제2 부분(130b) 및 제1 게이트 전극의 제3 부분(130c)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 배치될 수 있다. 만약, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120) 사이에 다른 핀형 패턴이 없다면, 제1 게이트 전극의 제2 부분(130b) 및 제1 게이트 전극의 제3 부분(130c)은 동일한 부분일 수 있다.
제1 게이트 전극의 제1 부분(130a)과 제1 게이트 전극의 제2 부분(130b)은 제1 핀형 패턴(110)을 사이에 두고 위치할 수 있다. 제1 게이트 전극의 제1 부분(130a)과 제1 게이트 전극의 제2 부분(130b)은 각각 제1 핀형 패턴(110)의 일측 및 타측에 위치할 수 있다.
예를 들어, 제1 게이트 전극의 제1 부분(130a)은 제1 핀형 패턴의 제1 측벽(110a) 상에 형성되고, 제1 게이트 전극의 제2 부분(130b)은 제1 핀형 패턴의 제2 측벽(110b) 상에 형성될 수 있다.
제1 게이트 전극의 제2 부분(130b)은 제1 게이트 전극의 제1 부분(130a)에 가장 인접한 부분일 수 있다. 다시 말하면, 제1 게이트 전극의 제1 부분(130a)과 제1 게이트 전극의 제2 부분(130b) 사이에, 제1 핀형 패턴(110)을 제외한 제1 핀형 패턴 그룹(FG1)은 배치되지 않을 수 있다.
제1 게이트 전극의 제1 부분(130a)과 제1 게이트 전극의 제2 부분(130b) 사이에는, 제1 핀형 패턴(110)의 상면을 덮는 제1 게이트 전극(130)의 일부가 위치할 수 있다.
제1 게이트 전극의 제3 부분(130c)과 제1 게이트 전극의 제4 부분(130d)은 제2 핀형 패턴(120)을 사이에 두고 위치할 수 있다. 제1 게이트 전극의 제3 부분(130c)과 제1 게이트 전극의 제4 부분(130d)은 각각 제2 핀형 패턴(120)의 일측 및 타측에 위치할 수 있다.
제1 게이트 전극의 제3 부분(130c)은 제1 게이트 전극의 제4 부분(130d)에 가장 인접한 부분일 수 있다. 다시 말하면, 제1 게이트 전극의 제3 부분(130c)과 제1 게이트 전극의 제4 부분(130d) 사이에, 제2 핀형 패턴(120)을 제외한 제1 핀형 패턴 그룹(FG1)은 배치되지 않을 수 있다. 제1 게이트 전극의 제3 부분(130c)과 제1 게이트 전극의 제4 부분(130d) 사이에는, 제2 핀형 패턴(120)의 상면을 덮는 제1 게이트 전극(130)의 일부가 위치할 수 있다.
제1 게이트 전극(130)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(130)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(130)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(145)은 제1 핀형 패턴 그룹(FG1)과 제1 게이트 전극(130) 사이에 형성될 수 있다. 제1 게이트 절연막(145)은 제1 핀형 패턴(110)과 제1 게이트 전극(130) 사이에 형성되고, 제2 핀형 패턴(120)과 제1 게이트 전극(130) 사이에 형성될 수 있다.
제1 게이트 절연막(145)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴 그룹(FG1)의 프로파일, 예를 들어, 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(120)의 프로파일을 따라 형성될 수 있다. 또한, 제1 게이트 절연막(145)은 제1 게이트 전극(130)과 필드 절연막(105) 사이에도 형성될 수 있다.
제1 게이트 절연막(145)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
스페이서(140)는 제1 게이트 전극(130)의 측벽 상에 형성될 수 있다. 스페이서(140)은 제1 게이트 전극(130)의 장변을 포함하는 측벽 상에 형성되는 제1 부분(140a)을 포함할 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 전극(130)의 단변을 포함하는 측벽 상에 스페이서(140)의 제2 부분은 형성되지 않을 수 있다.
스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인(150)은 제1 게이트 전극(130)을 중심으로, 제1 방향(X)으로 양측에 형성될 수 있다. 예를 들어, 제1 소오스/드레인(150)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제2 핀형 패턴(120) 및 다른 제1 핀형 패턴 그룹(FG1)에 포함된 핀형 패턴 상에도 소오스/드레인이 각각 형성될 수 있다.
예를 들어, 제1 핀형 패턴(110)이 PMOS 트랜지스터의 채널 영역으로 사용될 경우, 제1 소오스/드레인(150)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 제1 핀형 패턴(110)이 NMOS 트랜지스터의 채널 영역으로 사용될 경우, 제1 소오스/드레인(150)은 제1 핀형 패턴(110)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 제1 핀형 패턴(110)이 Si일 때, 제1 소오스/드레인(150)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, 실리콘 카바이드)을 포함할 수 있다.
층간 절연막(180)은 제1 핀형 패턴 그룹(FG1)과, 제1 소오스/드레인(150) 등을 덮을 수 있다. 층간 절연막(180)은 제1 게이트 전극(130)의 측벽을 덮을 수 있다. 층간 절연막(180)은 기판(100) 상에, 좀 더 구체적으로, 필드 절연막(105) 상에 형성될 수 있다.
도 2 내지 도 5에서, 층간 절연막(180)은 단일층으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 층간 절연막(180)은 식각 정지막과, 식각 정지막과 다른 식각 저항성을 갖는 평탄화 절연막 등을 포함하여, 복수개의 층으로 이루어질 수 있음은 물론이다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(180)은 제1 트렌치(135)를 포함할 수 있다. 제1 게이트 전극(130)은 제1 트렌치(135) 내에, 제1 트렌치(135)를 채워 형성될 수 있다. 즉, 제1 트렌치(135)는 제2 방향(Y)으로 길게 연장되어, 제1 핀형 패턴 그룹(FG1)과 교차하도록 형성될 수 있다.
기판(100) 상에 형성된 필드 절연막(105)과 층간 절연막(180)은 모두 절연막일 수 있다. 따라서, 제1 트렌치(135)는 기판(100) 상에 형성된 절연막(105, 180) 내에 형성될 수 있고, 좀 더 구체적으로, 층간 절연막(180) 내에 형성될 수 있다.
제1 트렌치(135)의 바닥면은 필드 절연막(105)의 상면 위로 돌출된 제1 핀형 패턴 그룹(FG1)의 프로 파일과, 필드 절연막(105)의 상면을 따라서 정의될 수 있다. 제1 트렌치(135)의 바닥면은 요철을 포함할 수 있다.
제1 게이트 전극(130)의 장변과 마주보는 제1 트렌치(135)의 측벽은 스페이서(140)에 의해 정의될 수 있다. 하지만, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 게이트 전극(130)의 단변을 포함하는 측벽 상에 스페이서(140)가 형성되지 않으므로, 제1 게이트 전극(130)의 단변과 마주보는 제1 트렌치(135)의 측벽은 층간 절연막(180)의 의해 정의될 수 있다.
덧붙여, 제1 게이트 절연막(145)은 제1 트렌치(135)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제1 게이트 전극(130)과 층간 절연막(180) 사이 및 제1 게이트 전극(130)과 필드 절연막(105) 사이에, 제1 게이트 절연막(145)이 형성될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 게이트 전극(130)의 단변을 포함하는 측벽 상에 스페이서(140)가 형성되지 않으므로, 제1 게이트 전극(130)의 단변을 포함하는 측벽을 따라 형성되는 제1 게이트 절연막(145)은 층간 절연막(180)과 접촉할 수 있다. 다시 말하면, 제1 게이트 전극의 제1 종단(131) 부분에서, 제1 게이트 절연막(145)과 층간 절연막(180)은 접촉할 수 있다.
기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이는 제1 높이(h11)이고, 기판(100)으로부터 제1 게이트 전극의 제2 부분(130b)의 최하부까지의 높이는 제2 높이(h12)이고, 기판(100)으로부터 제1 게이트 전극의 제3 부분(130c)의 최하부까지의 높이는 제3 높이(h13)이고, 기판(100)으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이는 제4 높이(h14)일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)와, 기판(100)으로부터 제1 게이트 전극의 제2 부분(130b)의 최하부까지의 높이(h12)는 서로 다를 수 있다.
좀 더 구체적으로, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)는 기판(100)으로부터 제1 게이트 전극의 제2 부분(130b)의 최하부까지의 높이(h12)보다 높을 수 있다.
덧붙여, 분리 트렌치(T)의 바닥면으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)는 분리 트렌치(T)의 바닥면으로부터 제1 게이트 전극의 제2 부분(130b)의 최하부까지의 높이(h12)보다 높을 수 있다.
다르게 설명하면, 제1 게이트 전극의 제1 부분(130a)은 제1 게이트 전극(130)과 오버랩되는 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)의 일부를 덮을 수 있다. 반면, 제1 게이트 전극의 제2 부분(130b)은 제1 게이트 전극(130)과 오버랩되는 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)을 전체적으로 덮을 수 있다.
또 다르게 설명하면, 제1 핀형 패턴(110)의 일측에 위치하는 제1 게이트 전극의 제1 부분(130a)의 두께는 제1 핀형 패턴(110)의 타측에 위치하는 제1 게이트 전극의 제2 부분(130b)의 두께보다 얇을 수 있다. 즉, 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제2 부분(130b)의 최하부까지의 두께는 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 두께보다 두꺼울 수 있다.
제1 트렌치(135)는 제1 핀형 패턴(110)의 일측에 위치하는 제1 트렌치(135)의 제1 부분과, 제1 핀형 패턴(110)의 타측에 위치하는 제1 트렌치(135)의 제2 부분을 포함한다. 제1 게이트 전극(130)은 층간 절연막(180) 내에 형성된 제1 트렌치(135)를 채워 형성될 수 있다.
제1 게이트 전극의 제1 부분(130a)은 제1 트렌치(135)의 제1 부분을 채워 형성되고, 제1 게이트 전극의 제2 부분(130b)은 제1 트렌치(135)의 제2 부분을 채워 형성될 수 있다.
이에 따라, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 일측에 위치하는 제1 트렌치(135)의 제1 부분의 깊이(d1)와, 제1 핀형 패턴(110)의 타측에 위치하는 제1 트렌치(135)의 제2 부분의 깊이(d2)는 서로 다를 수 있다.
좀 더 구체적으로, 제1 핀형 패턴(110)의 일측에 위치하는 제1 트렌치(135)의 제1 부분의 깊이(d1)는 제1 핀형 패턴(110)의 타측에 위치하는 제1 트렌치(135)의 제2 부분의 깊이(d2)보다 얕을 수 있다.
제1 핀형 패턴(110)의 일측에 위치하는 제1 트렌치(135)의 제1 부분의 바닥면은 층간 절연막(180)에 의해 정의되지만, 제1 핀형 패턴(110)의 타측에 위치하는 제1 트렌치(135)의 제2 부분의 바닥면은 필드 절연막(105)에 의해 정의될 수 있다.
이에 따라, 제1 게이트 전극의 제1 부분(130a)의 최하부와 필드 절연막(105) 사이에는 층간 절연막(180)의 일부가 개재될 수 있다. 하지만, 제1 게이트 전극의 제2 부분(130b)의 최하부와 필드 절연막(105) 사이에는 층간 절연막(180)이 개재되지 않을 수 있다.
덧붙여, 제1 트렌치(135)에 의해, 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)의 일부가 노출되고, 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)은 전체적으로 노출될 수 있다.
제1 게이트 전극(130)과 필드 절연막(105) 사이에 형성되는 제1 게이트 절연막(145)은 제1 트렌치(135)의 측벽 및 바닥면을 따라서 형성될 수 있다. 따라서, 고유전율 유전물질을 포함하는 제1 게이트 절연막(145)은 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)의 전체를 따라 연장되지만, 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)의 일부를 따라 연장될 수 있다.
좀 더 구체적으로, 제1 게이트 절연막(145)은 제1 게이트 전극(130)과 오버랩되는 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)의 일부를 따라 형성될 수 있다, 하지만, 제1 게이트 절연막(145)은 제1 게이트 전극(130)과 오버랩되는 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)의 전체를 따라 형성될 수 있다.
이에 따라, 기판(100)과 제1 게이트 전극의 제1 부분(130a) 사이에 형성되는 제1 게이트 절연막(145)은 필드 절연막(105)과 접촉하지 않는다. 반면, 기판(100)과 제1 게이트 전극의 제2 부분(130b) 사이에 형성되는 제1 게이트 절연막(145)은 필드 절연막(105)과 접촉할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 기판(100)으로부터 제1 게이트 전극의 제3 부분(130c)의 최하부까지의 높이(h13)는 기판(100)으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이(h14)와 실질적으로 동일할 수 있다.
여기에서, '높이가 실질적으로 동일하다'는 의미는 비교되는 2개의 위치에서 높이가 완전히 동일한 것뿐만 아니라, 필드 절연막(105)의 상면이 리세스된 정도의 차이로 인해 발생할 수 있는 미세한 높이의 차이를 포함하는 의미이다.
덧붙여, 분리 트렌치(T)의 바닥면으로부터 제1 게이트 전극의 제3 부분(130c)의 최하부까지의 높이(h13)는 분리 트렌치(T)의 바닥면으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이(h14)와 실질적으로 동일할 수 있다.
다르게 설명하면, 제1 게이트 전극의 제3 부분(130c) 및 제1 게이트 전극의 제4 부분(130d)은 각각 필드 절연막(105)의 상면보다 돌출된 제2 핀형 패턴(120)의 측벽을 전체적으로 덮을 수 있다.
제2 핀형 패턴(120)의 일측에 위치하는 제1 게이트 전극의 제3 부분(130c)의 두께는 제2 핀형 패턴(120)의 타측에 위치하는 제1 게이트 전극의 제4 부분(130d)의 두께와 실질적으로 동일할 수 있다. 즉, 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제3 부분(130c)의 최하부까지의 두께는 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 두께와 실질적으로 동일할 수 있다.
여기에서, '두께가 실질적으로 동일하다'는 의미는 비교되는 2개의 위치에서 두께가 완전히 동일한 것뿐만 아니라, 필드 절연막(105)의 상면이 리세스된 정도의 차이로 인해 발생할 수 있는 미세한 두께의 차이를 포함하는 의미이다.
또한, 제1 게이트 전극의 제3 부분(130c)의 최하부와 필드 절연막(105) 사이 및 제1 게이트 전극의 제4 부분(130d)의 최하부와 필드 절연막(105) 사이에는, 층간 절연막(180)이 개재되지 않을 수 있다.
이에 따라, 기판(100)과 제1 게이트 전극의 제3 부분(130c) 사이 및 기판(100)과 제1 게이트 전극의 제4 부분(130d) 사이에 형성되는 제1 게이트 절연막(145)은 필드 절연막(105)과 접촉할 수 있다.
도 3에서 도시되는 것과 같이, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)와, 기판(100)으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이(h14)는 서로 다를 수 있다.
좀 더 구체적으로, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)는 기판(100)으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이(h14)보다 높을 수 있다.
바꾸어 말하면, 제1 게이트 전극의 제1 부분(130a)의 두께는 제1 게이트 전극의 제4 부분(130d)의 두께와 다를 수 있다. 좀 더 구체적으로, 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 두께는 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 두께보다 두꺼울 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 기판(100)으로부터 제1 게이트 전극의 제3 부분(130c)의 최하부까지의 높이(h13)와, 기판(100)으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이(h14)는 서로 다를 수 있다.
좀 더 구체적으로, 기판(100)으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이(h14)는 기판(100)으로부터 제1 게이트 전극의 제3 부분(130c)의 최하부까지의 높이(h13)보다 높을 수 있다.
덧붙여, 분리 트렌치(T)의 바닥면으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이(h14)는 분리 트렌치(T)의 바닥면으로부터 제1 게이트 전극의 제3 부분(130c)의 최하부까지의 높이(h13)보다 높을 수 있다.
다르게 말하면, 제2 핀형 패턴(120)의 타측에 위치하는 제1 게이트 전극의 제4 부분(130d)의 두께는 제2 핀형 패턴(120)의 일측에 위치하는 제1 게이트 전극의 제3 부분(130c)의 두께보다 얇을 수 있다.
즉, 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제3 부분(130c)의 최하부까지의 두께는 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 두께보다 두꺼울 수 있다.
제1 게이트 전극의 제3 부분(130c)이 형성되는 제1 트렌치(135)의 일부의 바닥면은 필드 절연막(105)에 의해 정의되지만, 제1 게이트 전극의 제4 부분(130d)이 형성되는 제1 트렌치(135)의 다른 일부의 바닥면은 층간 절연막(180)에 의해 정의될 수 있다.
이에 따라, 제1 게이트 전극의 제4 부분(130d)의 최하부와 필드 절연막(105) 사이에는 층간 절연막(180)의 일부가 개재될 수 있다. 하지만, 제1 게이트 전극의 제3 부분(130c)의 최하부와 필드 절연막(105) 사이에는 층간 절연막(180)이 개재되지 않을 수 있다.
덧붙여, 기판(100)과 제1 게이트 전극의 제4 부분(130d) 사이에 형성되는 제1 게이트 절연막(145)은 필드 절연막(105)과 접촉하지 않을 수 있다. 반면, 기판(100)과 제1 게이트 전극의 제3 부분(130c) 사이에 형성되는 제1 게이트 절연막(145)은 필드 절연막(105)과 접촉할 수 있다.
도 6에서, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)와, 기판(100)으로부터 제1 게이트 전극의 제4 부분(130d)의 최하부까지의 높이(h14)는 서로 다른 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 7 및 도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 7은 도 1의 B - B를 따라서 절단한 단면도이고, 도 8은 도 1의 C - C를 따라서 절단한 단면도이다.
도 1, 도 7 및 도 8을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 스페이서(140)는 제1 게이트 전극(130)의 둘레를 따라서 형성될 수 있다. 제1 게이트 전극(130)의 단변을 포함하는 측벽 상에 형성되는 스페이서의 제2 부분(140b)이 형성될 수 있다.
스페이서의 제1 부분(140a)은 제2 방향(Y)으로 연장되는 제1 게이트 전극(130)의 측벽 상에 형성될 수 있다. 스페이서의 제2 부분(140b)은 제1 방향(X)으로 연장되는 제1 게이트 전극(130)의 측벽 상에 형성될 수 있다.
제1 게이트 전극의 제1 종단(131)과 층간 절연막(180) 사이 및 제1 게이트 전극의 제2 종단(132)과 층간 절연막(180) 사이에, 스페이서의 제2 부분(140b)이 형성될 수 있다.
제1 게이트 전극(130)과 오버랩되고 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 측벽의 일부는 제1 게이트 전극(130) 및 제1 게이트 절연막(145)에 의해 덮이지 않을 수 있다.
이에 따라, 스페이서의 제2 부분(140b)은 제1 게이트 전극(130) 및 제1 게이트 절연막(145)에 의해 덮이지 않은 제1 핀형 패턴(110)의 측벽을 따라 필드 절연막(105)의 상면까지 연장될 수 있다.
덧붙여, 제1 트렌치(135)의 측벽은 스페이서(140)에 의해 정의될 수 있다. 좀 더 구체적으로, 제1 게이트 전극(130)의 장변과 마주보는 제1 트렌치(135)의 측벽은 스페이서의 제1 부분(140a)에 의해 정의될 수 있다. 또한, 제1 게이트 전극(130)의 단변을 포함하는 측벽은 스페이서의 제2 부분(140b)에 의해 정의될 수 있다.
이에 따라, 제1 게이트 절연막(145)은 스페이서의 제1 부분(140a)의 측벽 및 스페이서의 제2 부분(140b)의 측벽을 따라서 형성될 수 있다.
스페이서의 제1 부분(140a)의 두께는 제1 두께(t1)이고, 스페이서의 제2 부분(140b)의 두께는 제2 두께(t2)일 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 스페이서의 제1 부분(140a)의 두께(t1)와, 스페이서의 제2 부분(140b)의 두께(t2)는 서로 다를 수 있다. 예를 들어, 스페이서의 제1 부분(140a)의 두께(t1)는 스페이서의 제2 부분(140b)의 두께(t2)보다 두꺼울 수 있다.
제1 게이트 전극(130)의 장변을 포함하는 측벽 상에 형성된 스페이서(140)의 두께(t1)는 제1 게이트 전극(130)의 단변을 포함하는 측벽 상에 형성된 스페이서(140)의 두께(t2)보다 두꺼울 수 있다.
제2 방향(Y)으로 연장되는 제1 게이트 전극(130)의 측벽 상에 형성된 스페이서(140)의 두께는 제1 방향(X)으로 연장되는 제1 게이트 전극(130)의 측벽 상에 형성된 스페이서(140)의 두께보다 얇을 수 있다.
즉, 제1 게이트 전극의 제1 종단(131) 및 제1 게이트 전극의 제2 종단(132)에서 스페이서(140)의 두께는 다른 부분에서 스페이서(140)의 두께보다 얇을 수 있다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10은 도 9의 A - A를 따라서 절단한 단면도이다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 9의 B - B를 따라서 절단한 단면도는 도 3과 실질적으로 동일할 수 있다.
도 9 및 도 10을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 핀형 패턴(110)과 제1 게이트 전극(130)이 오버랩되는 폭은 제1 게이트 전극(130)의 제1 방향(X)으로의 폭보다 좁을 수 있다.
다시 말하면, 제1 게이트 전극(130)은 제1 핀형 패턴(110)의 종단 부분과 교차하도록 형성될 수 있다.
도 9에서, 제1 핀형 패턴(110)을 제외한 제1 핀형 패턴 그룹(FG1)과 제1 게이트 전극(130)이 오버랩되는 폭은 제1 게이트 전극(130)의 제1 방향(X)으로의 폭과 실질적으로 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 12는 도 11의 D - D를 따라서 절단한 단면도이다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 및 도 12를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 제1 핀형 패턴 그룹(FG1)과, 제1 게이트 전극(130)과, 제2 핀형 패턴 그룹(FG2)과, 제2 게이트 전극(230) 등을 포함할 수 있다.
제2 핀형 패턴 그룹(FG2)은 기판(100) 상에 형성될 수 있다. 제2 핀형 패턴 그룹(FG2)은 기판(100)으로부터 돌출되어 있을 수 있다. 제2 핀형 패턴 그룹(FG2)은 제2 게이트 전극(230)과 교차하는 핀형 패턴들의 집합일 수 있다.
제2 핀형 패턴 그룹(FG2)은 분리 트렌치(T)에 의해 정의될 수 있다. 분리 트렌치(T)는 제2 핀형 패턴 그룹(FG2)에 포함된 각각의 핀형 패턴의 양측에 배치될 수 있다.
덧붙여, 분리 트렌치(T)는 제1 핀형 패턴 그룹(FG1) 및 제2 핀형 패턴 그룹(FG2) 사이에 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 핀형 패턴 그룹(FG1) 및 제2 핀형 패턴 그룹(FG2)은 분리 트렌치(T)보다 더 깊은 트렌치에 의해 분리될 수 있지만, 이하에서 분리 트렌치(T)에 의해 분리되는 것으로 설명한다.
제2 핀형 패턴 그룹(FG2)은 제1 방향(X)을 따라서 연장되는 핀형 패턴들을 포함할 수 있다. 제2 핀형 패턴 그룹(FG2)에 포함된 각각의 핀형 패턴은 제1 방향(X)을 따라서 연장될 수 있다. 제2 핀형 패턴 그룹(FG2)에 포함된 핀형 패턴들은 제2 방향(Y)으로 배열될 수 있다.
제2 핀형 패턴 그룹(FG2)은 제1 핀형 패턴(110)과 최인접하는 제3 핀형 패턴(210)을 포함할 수 있다. 여기에서, '제1 핀형 패턴(110)과 제3 핀형 패턴(210)이 최인접한다'는 것은 제1 핀형 패턴(110)과 제3 핀형 패턴(210) 사이에 필드 절연막(105)의 상면보다 위로 돌출되는 핀형 패턴이 배치되지 않는다는 것을 의미한다.
제3 핀형 패턴(210)은 제2 핀형 패턴 그룹(FG2) 중 가장 바깥쪽에 배치된 핀형 패턴일 수 있다. 예를 들어, 제2 방향(Y)으로, 제2 핀형 패턴(120)의 일측에는 제2 핀형 패턴 그룹(FG2)이 위치하지 않고, 제2 핀형 패턴(120)의 타측에는 제2 핀형 패턴 그룹(FG2)에 포함된 핀형 패턴이 위치할 수 있다.
제2 핀형 패턴 그룹(FG2)에 포함된 각각의 핀형 패턴의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 예를 들어, 제3 핀형 패턴(210)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제2 핀형 패턴 그룹(FG2)에 관한 다른 설명은 제1 핀형 패턴 그룹(FG1)에 관한 설명과 실질적으로 유사할 수 있으므로, 이하 생략한다.
제2 게이트 전극(230)은 제2 방향(Y)으로 연장되어, 제2 핀형 패턴 그룹(FG2)과 교차하도록 형성될 수 있다. 제2 게이트 전극(230)은 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 전극(230)은 제3 핀형 패턴(210)과 교차할 수 있다.
제1 게이트 전극(130)과 마찬가지로, 제2 게이트 전극(230)은 제2 방향(Y)으로 연장되는 장변과, 제1 방향(X)으로 연장되는 단변을 포함할 수 있다.
제2 게이트 전극(230)은 제1 게이트 전극의 제1 종단(131)과 마주보는 종단(231)을 포함할 수 있다. 제2 게이트 전극의 종단(231)은 제2 게이트 전극(230)의 단변을 포함할 수 있다. 제2 게이트 전극의 종단(231)은 제3 핀형 패턴(210)과 인접할 수 있다.
제2 게이트 전극(230)은 제2 방향(Y)으로 배열되는 제1 부분(230a)과, 제2 부분(230b)를 포함할 수 있다. 제2 게이트 전극의 제1 부분(230a)은 제2 게이트 전극의 종단(231)을 포함할 수 있다.
제2 게이트 전극의 제1 부분(230a)과 제2 게이트 전극의 제2 부분(230b)은 제3 핀형 패턴(210)을 사이에 두고 위치할 수 있다. 제2 게이트 전극의 제1 부분(230a)은 제3 핀형 패턴(210)의 일측에 위치하고, 제2 게이트 전극의 제2 부분(230b)은 제3 핀형 패턴(210)의 타측에 위치할 수 있다.
제2 게이트 전극의 제2 부분(230b)은 제2 게이트 전극의 제1 부분(230a)에 가장 인접한 부분일 수 있다. 다시 말하면, 제2 게이트 전극의 제1 부분(230a)과 제2 게이트 전극의 제2 부분(230b) 사이에, 제3 핀형 패턴(210)을 제외한 제2 핀형 패턴 그룹(FG2)은 배치되지 않을 수 있다.
제2 게이트 전극의 제1 부분(230a)과 제2 게이트 전극의 제2 부분(230b) 사이에는, 제3 핀형 패턴(210)의 상면을 덮는 제2 게이트 전극(230)의 일부가 위치할 수 있다.
제2 게이트 전극(230)은 금속층(MG3, MG4)을 포함할 수 있다. 제2 게이트 전극(230)은 도시된 것과 같이, 2층 이상의 금속층(MG3, MG4)이 적층될 수 있다. 제2 게이트 전극(230)에 관한 다른 설명은 제1 게이트 전극(130)에 관한 설명과 실질적으로 유사할 수 있으므로, 이하 생략한다.
제2 게이트 절연막(245)은 제2 핀형 패턴 그룹(FG2)과 제2 게이트 전극(230) 사이에 형성될 수 있다. 제2 게이트 절연막(245)은 제3 핀형 패턴(210)과 제2 게이트 전극(230) 사이에 형성될 수 있다.
제2 게이트 절연막(245)은 필드 절연막(105)보다 위로 돌출된 제2 핀형 패턴 그룹(FG2)의 프로파일, 예를 들어, 제3 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다. 또한, 제2 게이트 절연막(245)은 제2 게이트 전극(230)과 필드 절연막(105) 사이에도 형성될 수 있다.
도 12에서, 제2 게이트 전극(230)의 단변을 포함하는 측벽 상에 스페이서가 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
층간 절연막(180)은 제2 게이트 전극(230)이 형성되는 제2 트렌치(235)를 포함할 수 있다. 제2 트렌치(235)는 제2 방향(Y)으로 길게 연장되어, 제2 핀형 패턴 그룹(FG2)과 교차하도록 형성될 수 있다.
기판(100)으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이는 제5 높이(h21)이고, 기판(100)으로부터 제2 게이트 전극의 제2 부분(230b)의 최하부까지의 높이는 제6 높이(h22)일 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 기판(100)으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)는 기판(100)으로부터 제2 게이트 전극의 제2 부분(230b)의 최하부까지의 높이(h22)와 실질적으로 동일할 수 있다.
덧붙여, 분리 트렌치(T)의 바닥면으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)는 분리 트렌치(T)의 바닥면으로부터 제2 게이트 전극의 제2 부분(230b)의 최하부까지의 높이(h22)와 실질적으로 동일할 수 있다.
다르게 설명하면, 제2 게이트 전극의 제1 부분(230a) 및 제2 게이트 전극의 제2 부분(230b)은 각각 필드 절연막(105)의 상면보다 돌출된 제3 핀형 패턴(210)의 측벽을 전체적으로 덮을 수 있다.
제3 핀형 패턴(210)의 일측에 위치하는 제2 게이트 전극의 제1 부분(230a)의 두께는 제3 핀형 패턴(210)의 타측에 위치하는 제2 게이트 전극의 제2 부분(230b)의 두께와 실질적으로 동일할 수 있다. 즉, 제2 게이트 전극(230)의 상면으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 두께는 제2 게이트 전극(230)의 상면으로부터 제2 게이트 전극의 제2 부분(230b)의 최하부까지의 두께와 실질적으로 동일할 수 있다.
또한, 제2 게이트 전극의 제1 부분(230a)의 최하부와 필드 절연막(105) 사이 및 제2 게이트 전극의 제2 부분(230b)의 최하부와 필드 절연막(105) 사이에는, 층간 절연막(180)이 개재되지 않을 수 있다.
이에 따라, 기판(100)과 제2 게이트 전극의 제1 부분(230a) 사이 및 기판(100)과 제2 게이트 전극의 제2 부분(230b) 사이에 형성되는 제2 게이트 절연막(245)은 필드 절연막(105)과 접촉할 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)와, 기판(100)으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)는 서로 다를 수 있다. 예를 들어, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)는 기판(100)으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)보다 높을 수 있다.
분리 트렌치(T)의 바닥면으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)는 분리 트렌치(T)의 바닥면으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)보다 높을 수 있다.
바꾸어 말하면, 제1 게이트 전극의 제1 부분(130a)의 두께는 제2 게이트 전극의 제1 부분(230a)의 두께와 다를 수 있다.
좀 더 구체적으로, 제2 게이트 전극(230)의 상면으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 두께는 제1 게이트 전극(130)의 상면으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 두께보다 두꺼울 수 있다.
도 13은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 11 및 도 12를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 기판(100)으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)는 기판(100)으로부터 제2 게이트 전극의 제2 부분(230b)의 최하부까지의 높이(h22)보다 높을 수 있다.
분리 트렌치(T)의 바닥면으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)는 분리 트렌치(T)의 바닥면으로부터 제2 게이트 전극의 제2 부분(230b)의 최하부까지의 높이(h22)보다 높을 수 있다.
또한, 제3 핀형 패턴(210)의 일측에 위치하는 제2 게이트 전극의 제1 부분(230a)의 두께는 제3 핀형 패턴(210)의 타측에 위치하는 제2 게이트 전극의 제2 부분(230b)의 두께보다 얇을 수 있다.
제2 게이트 전극의 제2 부분(230b)이 형성되는 제2 트렌치(235)의 일부의 바닥면은 필드 절연막(105)에 의해 정의되지만, 제2 게이트 전극의 제1 부분(230a)이 형성되는 제2 트렌치(235)의 다른 일부의 바닥면은 층간 절연막(180)에 의해 정의될 수 있다.
이에 따라, 제2 게이트 전극의 제1 부분(230a)의 최하부와 필드 절연막(105) 사이에는 층간 절연막(180)의 일부가 개재될 수 있다. 하지만, 제2 게이트 전극의 제2 부분(230b)의 최하부와 필드 절연막(105) 사이에는 층간 절연막(180)이 개재되지 않을 수 있다.
덧붙여, 기판(100)과 제2 게이트 전극의 제1 부분(230a) 사이에 형성되는 제2 게이트 절연막(245)은 필드 절연막(105)과 접촉하지 않을 수 있다. 반면, 기판(100)과 제2 게이트 전극의 제2 부분(230b) 사이에 형성되는 제2 게이트 절연막(245)은 필드 절연막(105)과 접촉할 수 있다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)와, 기판(100)으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)는 서로 다를 수 있다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14를 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 기판(100)으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)와, 기판(100)으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)는 실질적으로 동일할 수 있다.
분리 트렌치(T)의 바닥면으로부터 제2 게이트 전극의 제1 부분(230a)의 최하부까지의 높이(h21)는 분리 트렌치(T)의 바닥면으로부터 제1 게이트 전극의 제1 부분(130a)의 최하부까지의 높이(h11)와 실질적으로 동일할 수 있다.
도 15는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 16은 도 15의 반도체 장치의 레이아웃도이다.
도 15를 참조하면, 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 15 및 도 16을 참조하면, 서로 이격된 제1 액티브 핀(310), 제2 액티브 핀(320), 제3 액티브 핀(330), 제4 액티브 핀(340)은 일 방향(예를 들어, 도 16의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 핀(320), 제3 액티브 핀(330)은 제1 액티브 핀(310), 제4 액티브 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 라인(351), 제2 게이트 라인(352), 제3 게이트 라인(353), 제4 게이트 라인(354)은 타 방향(예를 들어, 도 16의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(310) 내지 제4 액티브 핀(340)을 교차하도록 형성된다.
구체적으로, 제1 게이트 라인(351)은 제1 액티브 핀(310)과 제2 액티브 핀(320)을 완전히 교차하고, 제3 액티브 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 라인(353)은 제4 액티브 핀(340)과 제3 액티브 핀(330)을 완전히 교차하고, 제2 액티브 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 라인(352), 제4 게이트 라인(354)은 각각 제1 액티브 핀(310), 제4 액티브 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 라인(351)과 제2 액티브 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 라인(351)과 제1 액티브 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 라인(352)과 제1 액티브 핀(310)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 라인(353)과 제3 액티브 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 라인(353)과 제4 액티브 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 라인(354)과 제4 액티브 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 라인(351~354)과, 제1 내지 제4 액티브 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(361)은 제2 액티브 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 제2 공유 컨택(362)은 제3 액티브 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 SRAM 레이아웃에 채용될 수 있고, 예를 들어, 도 16의 Q 부분 등에 채용될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 17을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 19는 태블릿 PC(1200)을 도시한 도면이고, 도 20은 노트북(1300)을 도시한 도면이며, 도 21은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 120, 210: 핀형 패턴 130, 230: 게이트 전극
145, 245: 게이트 절연막 180: 층간 절연막
FG: 핀형 패턴 그룹 T: 분리 트렌치

Claims (20)

  1. 기판 상의 필드 절연막;
    상기 기판 상에 형성되고, 상기 필드 절연막의 상면보다 위로 돌출된 제1 핀형 패턴;
    상기 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하고, 제1 부분과 제2 부분을 포함하는 게이트 전극으로, 상기 제1 부분은 상기 제1 핀형 패턴의 일측에 위치하고, 상기 게이트 전극이 연장되는 방향으로의 상기 게이트 전극의 제1 종단을 포함하고, 상기 제2 부분은 상기 제1 핀형 패턴의 타측에 위치하는 게이트 전극; 및
    상기 필드 절연막 상에, 층간 절연막을 포함하고,
    상기 기판으로부터 상기 제1 부분의 최하부까지의 높이와, 상기 기판으로부터 상기 제2 부분의 최하부까지의 높이는 서로 다르고,
    상기 제1 핀형 패턴의 타측은, 상기 제1 핀형 패턴의 일측과 상기 게이트 전극이 연장되는 방향으로 서로 마주보고,
    상기 층간 절연막의 일부는, 상기 게이트 전극의 상기 제1 부분 및 상기 필드 절연막의 상면 사이에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 기판으로부터 상기 제1 부분의 최하부까지의 높이는 상기 기판으로부터 상기 제2 부분의 최하부까지의 높이보다 높은 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 전극의 상면으로부터 상기 제2 부분의 최하부까지의 두께는 상기 게이트 전극의 상면으로부터 상기 제1 부분의 최하부까지의 두께보다 두꺼운 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 핀형 패턴을 정의하는 트렌치를 더 포함하고,
    상기 트렌치의 바닥면으로부터 상기 제1 부분의 최하부까지의 높이는 상기 트렌치의 바닥면으로부터 상기 제2 부분의 최하부까지의 높이보다 높은 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 전극과 상기 기판 사이에, 상기 제1 핀형 패턴의 프로파일을 따라서 형성되는 게이트 절연막을 더 포함하고,
    상기 제2 부분과 상기 기판 사이의 상기 게이트 절연막은 상기 필드 절연막과 접촉하고,
    상기 제1 부분과 상기 기판 사이의 상기 게이트 절연막의 일부는 상기 필드 절연막과 비접촉하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 게이트 절연막은 상기 층간 절연막과 상기 게이트 전극 사이에 형성되고,
    상기 제1 종단 부분에서, 상기 게이트 절연막은 상기 층간 절연막과 접촉하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 전극과 교차하는 제2 핀형 패턴을 더 포함하고,
    상기 게이트 전극은 제3 부분과, 제4 부분과, 상기 제1 종단에 대응되는 제2 종단을 포함하고,
    상기 제3 부분은 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에 배치되고,
    상기 제4 부분은 상기 게이트 전극의 제2 종단을 포함하는 반도체 장치.
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