JPWO2004097930A1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
一般的にCMOSイメージセンサの単位ピクセルは、1個のフォトダイオードと3個又は4個のトランジスタにより構成される。図1Aは、3トランジスタ型のCMOSイメージセンサ100の単位ピクセル110を表し、図1Bは、4トランジスタ型のCMOSイメージセンサ100の単位ピクセル110を表す。前者は、フォトダイオード(PD)120と、ソースフォロワトランジスタ(SF−TR)130と、セレクトトランジスタ(SCT−TR)140と、リセットトランジスタ(RST−TR)150とを備え、後者はさらに、トランスファートランジスタ(TF−TR)160を備える。
PD120は光電変換により信号電荷を生成して、SF−TR130は信号電荷を信号電圧に変換する。SCT−TR140は単位ピクセル110を選択するために使用されて、RST−TR150はPD120をリセットするために使用されて、TF−TR160はPD120からSF−TR130に信号電荷を転送するために使用される。PD120はRST−TR150を介してリセット電圧線125に接続されて、SF−TR130はSCT−TR140を介して信号電圧読出線135に接続される。SCT−TR140はセレクト線145に接続されて、RST−TR150はリセット線155に接続されて、TF−TR160はトランスファー線165に接続される。
ところで、CMOSイメージセンサでは、フォトダイオードとしてN+P接合を使用するため、Si/SiO2酸化膜界面の界面準位にて発生する「ジャンクションリーク」を抑制する必要がある。そのため、Si基板の表面付近にP+シールド層を形成してP+NP埋め込みダイオード構造にすることで、Si/SiO2酸化膜界面と空乏層とを分離して、ジャンクションリークを抑制することが多い。しかし、Si/SiO2酸化膜界面と空乏層とを完全に分離するのは困難であるという欠点がある。そのため、ウエハプロセスの最終段階にてH2アニールを実行することで、ウエハプロセスでのダメージにより発生したSi/SiO2酸化膜界面の界面準位を低減して、ジャンクションリークを抑制することが多い。しかし、H2アニールにはCMOSイメージセンサの配線構造に関する次のような欠点がある。
図2と図3は、CMOSイメージセンサとその製造方法の従来例を表す要部断面図である。より詳細には、図2はCMP(化学機械研磨)を利用して多層配線構造を形成する従来例であり、図3はドライエッチバックを利用して多層配線構造を形成する従来例である。各図左は下から2層目以降の配線構造であり、各図右は下から1層目の配線構造であり、各図A,B,Cの流れは配線構造を形成する工程の流れに相当する。
配線層材料としてAl(アルミニウム)を使用する場合、図2Cや図3Cのように、下からTi(チタン)膜60/TiN(チタンナイトライド)膜65/Al(アルミニウム)配線層70/Ti(チタン)膜80/TiN(チタンナイトライド)膜85という配線構造(膜厚はこの順番に20nm前後/50nm前後/0.3〜1.0μm/5nm前後/100nm前後)を採用することが多い。TiによりAlの結晶配向性を制御することで、エレクトロマイグレーション等のストレスに対する耐性を向上させるためである。このような配線構造を形成する場合、図2A,BのようにCMPを利用してもよいし、図3A,Bのようにドライエッチバックを利用してもよい。
CMPを利用する場合には、2層目以降なら図2A左のように、下層配線構造20上にSiO2層間絶縁膜30を堆積させて、SiO2層間絶縁膜30を貫通するビアホール(窓)21を形成して、SiO2層間絶縁膜30上にTiN(チタンナイトライド)膜45(膜厚は50nm前後)を堆積させて、ビアホール21にW(タングステン)プラグ層50を埋め込んで、図2B左のように、CMPによりWプラグ層50を平坦化する。1層目なら図2A右のように、ピクセル等が作り込まれたSi基板10上にSiO2層間絶縁膜30を堆積させて、SiO2層間絶縁膜30を貫通するコンタクトホール(窓)11を形成して、SiO2層間絶縁膜30上にTi(チタン)膜40(膜厚は20nm前後)を堆積させてからTiN(チタンナイトライド)膜45(膜厚は50nm前後)を堆積させて、コンタクトホール11にW(タングステン)プラグ層50を埋め込んで、図2B右のように、CMPによりWプラグ層50を平坦化する。
CMPを利用する場合には、2層目以降でも1層目でも図2Cのように、Ti膜60の下面がSiO2層間絶縁膜30に表出されることになる。このことが、H2アニールに悪影響を与えてしまう。すなわち、H2は各SiO2層間絶縁膜を通過してSi/SiO2酸化膜界面に到達するはずなのであるが、途中のSiO2層間絶縁膜30にてTi膜60に吸収されてしまうのである。そのため、Si/SiO2酸化膜界面の界面準位が十分に低減されず、ジャンクションリークが十分に抑制されないため、画質が悪くなるという欠点がある。この欠点は、Ti膜60の下面の面積が大きくなるほど深刻である。
CMPに代えてドライエッチバックを利用する場合には、2層目以降なら図3B左のように、TiN膜45のSiO2層間絶縁膜30上に堆積された部分46がドライエッチバックにより除去されずに残存するため、Ti膜60の下面がSiO2層間絶縁膜30に表出されることはなくなる。しかし、1層目なら図3B右のように、Ti膜40のSiO2層間絶縁膜30上に堆積された部分41もドライエッチバックにより除去されずに残存するため、Ti膜60に代えてTi膜40の下面がSiO2層間絶縁膜30に表出されることになる。そのためやはり、Si/SiO2酸化膜界面の界面準位が十分に低減されず、ジャンクションリークが十分に抑制されないため、画質が悪くなるという欠点がある。この欠点はやはり、Ti膜40の下面の面積が大きくなるほど深刻である。さらに、2層目以降でも1層目でも図3Bのように、ドライエッチバックによりWプラグ層50のリセス51が発生するという欠点がある。
なお、先行文献としては、▲1▼特許3021683号公報▲2▼特開平7−263546号公報▲3▼特開平8−293552号公報▲4▼特開平8−340047号公報▲5▼特開平9−326490号公報▲6▼特開平10−22390号公報▲7▼特開2000−260863号公報▲8▼特開2002−50595号公報が挙げられる。
本発明(第2の発明)は、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ti膜がH2アニールに悪影響を与えることを抑制することを目的とする。本発明(第2の発明)は、前記第1の発明に関して、前記下敷膜は、TiN(チタンナイトライド)膜又はSiN(シリコンナイトライド)膜であることを特徴とする半導体装置に関する。本発明(第2の発明)では、Ti膜に代えてTiN膜又はSiN膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ti膜がH2アニールに悪影響を与えることを抑制することが可能となる。
本発明(第3の発明)は、前記第1の発明に関して、前記下敷膜は、前記窓により貫通されたことを特徴とする半導体装置に関する。
本発明(第4の発明)は、前記第1の発明に関して、前記下敷膜は、前記窓と前記プラグ層との間に形成されたことを特徴とする半導体装置に関する。
本発明(第5の発明)は、前記第1の発明に関して、前記下敷膜は、前記プラグ層と前記Ti膜との間に形成されたことを特徴とする半導体装置に関する。
本発明(第6の発明)は、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ti膜がH2アニールに悪影響を与えることを更に抑制することを目的とする。本発明(第6の発明)は、前記第1乃至5のいずれか1の発明に関して、前記Ti膜の側面を覆うTiN(チタンナイトライド)サイドウォールを更に備えることを特徴とする半導体装置に関する。本発明(第6の発明)では、Ti膜の側面がTiNサイドウォールで覆われるため、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ti膜がH2アニールに悪影響を与えることを更に抑制することが可能となる。
本発明(第7の発明)は、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ti膜がH2アニールに悪影響を与えることを更に抑制することを目的とする。本発明(第7の発明)は、前記第1乃至5のいずれか1の発明に関して、前記配線層は、多層配線構造における最上位配線層又は最下位配線層であることを特徴とする半導体装置に関する。本発明(第7の発明)では、Ti膜の下面の面積が大きくなる最上位配線層に関して、Ti膜に代えてH2(水素)を透過しない下敷膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造が形成される半導体装置に関して、Ti膜がH2アニールに悪影響を与えることを更に抑制することが可能となる。
本発明(第8の発明)は、ドライエッチバックを利用して配線構造が形成される半導体装置に関して、Ti膜がH2アニールに悪影響を与えることを抑制することを目的とする。本発明(第8の発明)は、層間絶縁膜を貫通する窓に埋め込まれてドライエッチバックにより平坦化されたプラグ層と、前記層間絶縁膜と前記プラグ層との内の略前記プラグ層上のみに堆積されたAl(アルミニウム)乃至Cu(銅)を含む配線層とを備え、前記配線層は、多層配線構造における最下位配線層であることを特徴とする半導体装置に関する。本発明(第8の発明)では、ドライエッチバックを利用して配線構造を形成する場合にネックとなる最下位配線層に関して、Ti膜の下面が層間絶縁膜に略表出されないようにすることができるため、ドライエッチバックを利用して配線構造が形成される半導体装置に関して、Ti膜がH2アニールに悪影響を与えることを抑制することが可能となる。
本発明(第9の発明)は、前記第1又は8の発明に関して、CMOSイメージセンサであることを特徴とする半導体装置に関する。
本発明(第10の発明)は、層間絶縁膜上に堆積されたTa(タンタル)膜又はTaN(タンタルナイトライド)膜と、前記Ta膜又は前記TaN膜上に堆積されたCu(銅)を含む配線層とを備え、CMOSイメージセンサであることを特徴とする半導体装置に関する。
本発明(第11の発明)は、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを抑制することを目的とする。本発明(第11の発明)は、層間絶縁膜を貫通する窓を形成する工程と、前記窓にプラグ層を埋め込む工程と、化学機械研磨により前記プラグ層を平坦化する工程と、前記層間絶縁膜上から前記プラグ層上に延在するようにTi(チタン)膜を堆積させる工程と、前記Ti膜上にAl(アルミニウム)乃至Cu(銅)を含む配線層を堆積させる工程と、前記層間絶縁膜と前記Ti膜との間に、水素を透過しない下敷膜を形成する工程とを備える特徴とする半導体装置の製造方法に関する。本発明(第11の発明)では、Ti膜に代えてH2(水素)を透過しない下敷膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを抑制することが可能となる。
本発明(第12の発明)は、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを抑制することを目的とする。本発明(第12の発明)は、前記第11の発明に関して、前記下敷膜は、TiN(チタンナイトライド)膜又はSiN(シリコンナイトライド)膜であることを特徴とする半導体装置の製造方法に関する。本発明(第12の発明)では、Ti膜に代えてTiN膜又はSiN膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを抑制することが可能となる。
本発明(第13の発明)は、前記第11の発明に関して、前記下敷膜は、前記窓により貫通されることを特徴とする半導体装置の製造方法に関する。
本発明(第14の発明)は、前記第11の発明に関して、前記下敷膜は、前記窓と前記プラグ層との間に形成されることを特徴とする半導体装置の製造方法に関する。
本発明(第15の発明)は、前記第11の発明に関して、前記下敷膜は、前記プラグ層と前記Ti膜との間に形成されることを特徴とする半導体装置の製造方法に関する。
本発明(第16の発明)は、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを更に抑制することを目的とする。本発明(第16の発明)は、前記第11乃至15のいずれか1の発明に関して、前記Ti膜の側面を覆うTiN(チタンナイトライド)サイドウォールを形成する工程を更に備えることを特徴とする半導体装置の製造方法に関する。本発明(第16の発明)では、Ti膜の側面がTiNサイドウォールで覆われるため、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを更に抑制することが可能となる。
本発明(第17の発明)は、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを更に抑制することを目的とする。本発明(第17の発明)は、前記第11乃至15のいずれか1の発明に関して、前記配線層は、多層配線構造における最上位配線層又は最下位配線層であることを特徴とする半導体装置の製造方法に関する。本発明(第17の発明)では、Ti膜の下面の面積が大きくなる最上位配線層に関して、Ti膜に代えてH2(水素)を透過しない下敷膜の下面が層間絶縁膜に表出されるため、化学機械研磨を利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを更に抑制することが可能となる。
本発明(第18の発明)は、ドライエッチバックを利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを抑制することを目的とする。本発明(第18の発明)は、層間絶縁膜を貫通する窓を形成する工程と、前記窓にプラグ層を埋め込む工程と、ドライエッチバックにより前記プラグ層を平坦化する工程と、前記層間絶縁膜と前記プラグ層との内の略前記プラグ層上のみにAl(アルミニウム)乃至Cu(銅)を含む配線層を堆積させる工程とを備え、前記配線層は、多層配線構造における最下位配線層であることを特徴とする半導体装置の製造方法に関する。本発明(第18の発明)では、ドライエッチバックを利用して配線構造を形成する場合にネックとなる最下位配線層に関して、Ti膜の下面が層間絶縁膜に略表出されないようにすることができるため、ドライエッチバックを利用して配線構造を形成する半導体装置の製造方法に関して、Ti膜がH2アニールに悪影響を与えることを抑制することが可能となる。
本発明(第19の発明)は、前記第11又は18の発明に関して、CMOSイメージセンサの製造方法であることを特徴とする半導体装置の製造方法に関する。
本発明(第20の発明)は、層間絶縁膜上にTa(タンタル)膜又はTaN(タンタルナイトライド)膜を堆積させる工程と、前記Ta膜又はTaN膜上にCu(銅)を含む配線層を堆積させる工程とを備え、CMOSイメージセンサの製造方法であることを特徴とする半導体装置の製造方法に関する。
図2は、CMOSイメージセンサとその製造方法の従来例(CMP)を表す要部断面図である。
図3は、CMOSイメージセンサとその製造方法の従来例(ドライエッチバック)を表す要部断面図である。
図4は、CMOSイメージセンサとその製造方法の第1実施例を表す要部断面図である。
図5は、サイドウォールについて説明するための図である。
図6は、アライメントマークについて説明するための図である。
図7は、第1実施例に係るCMOSイメージセンサの上面図である。
図8は、第1実施例に係るCMOSイメージセンサの側面図である。
図9は、第1実施例に係るCMOSイメージセンサの側面図である。
図10は、CMOSイメージセンサとその製造方法の第2実施例を表す要部断面図である。
図11は、CMOSイメージセンサとその製造方法の第3実施例を表す要部断面図である。
図12は、CMOSイメージセンサとその製造方法の第4実施例を表す要部断面図である。
図13は、第4実施例に係るCMOSイメージセンサの上面図である。
図14は、第4実施例に係るCMOSイメージセンサの側面図である。
図15は、CMOSイメージセンサとその製造方法の第5変形例を表す要部断面図である。
図16は、第5実施例に係るCMOSイメージセンサの側面図である。
図4は、CMOSイメージセンサとその製造方法の第1実施例を表す要部断面図である。より詳細には、図4はCMP(化学機械研磨)を利用して多層配線構造を形成する実施例である。図4左は下から2層目以降の配線構造であり、図4右は下から1層目の配線構造であり、図4A,B,Cの流れは配線構造を形成する工程の流れに相当する。
2層目以降に関しては、図4A左のように、CVDにより下層配線構造20上にSiO2層間絶縁膜30を堆積させて、スパッタリングによりSiO2層間絶縁膜30上に直に下敷膜55(膜厚は150nm前後)を堆積させて、SiO2層間絶縁膜30と下敷膜55とを貫通するビアホール(窓)21を形成して、スパッタリングによりSiO2層間絶縁膜30上に下敷膜55を介してTiN(チタンナイトライド)膜45(膜厚は50nm前後)を堆積させて、CVDによりビアホール21にW(タングステン)プラグ層50を埋め込んで、図4B左のように、CMPによりWプラグ層50を平坦化する。下敷膜55は、ビアホール21により貫通されたことになる。
1層目に関しては、図4A右のように、CVDによりピクセル等が作り込まれたSi基板10上にSiO2層間絶縁膜30を堆積させて、スパッタリングによりSiO2層間絶縁膜30上に直に下敷膜55(膜厚は150nm前後)を堆積させて、SiO2層間絶縁膜30と下敷膜55とを貫通するコンタクトホール(窓)11を形成して、スパッタリングによりSiO2層間絶縁膜30上に下敷膜55を介してTi(チタン)膜40(膜厚は20nm前後)を堆積させてからTiN(チタンナイトライド)膜45(膜厚は50nm前後)を堆積させて、CVDによりコンタクトホール11にW(タングステン)プラグ層50を埋め込んで、図4B右のように、CMPによりWプラグ層50を平坦化する。下敷膜55は、コンタクトホール11により貫通されたことになる。
2層目以降に関しても1層目に関しても、Al配線層70の下敷きとなる膜である下敷膜55は、H2(水素)を透過しない膜、ここではTiN(チタンナイトライド)膜又はSiN(シリコンナイトライド)膜である。150nm前後の下敷膜55(これに加えて20nm前後のTi膜40や50nm前後のTiN膜45)を堆積させることで、下敷膜55のSiO2層間絶縁膜30上に堆積された部分56に関して、CMPにより50nm前後の下敷膜55を残存させつつWプラグ層50を平坦化することができる。膜厚減少分はオーバー研磨による。ちなみに、0.3〜0.4μmのビアホール21やコンタクトホール11には400nm前後のWプラグ層50を埋め込む必要があり、30%前後のオーバー研磨により100nm前後の下敷膜55が除去される。よって、150nm前後の下敷膜55を堆積させることで、下敷膜55のSiO2層間絶縁膜30上に堆積された部分56に関して、CMPにより50nm前後の下敷膜55を残存させつつWプラグ層50を平坦化することができる。
2層目以降に関しても1層目に関しても、引き続いて図4Cのように、スパッタリングによりSiO2層間絶縁膜30上からWプラグ層50上に延在するようにTi(チタン)膜60/TiN(チタンナイトライド)膜65/Al(アルミニウム)配線層70/Ti(チタン)膜80/TiN(チタンナイトライド)膜85(膜厚はこの順番に20nm前後/50nm前後/0.3〜1.0μm/5nm前後/100nm前後)を下からこの順番に堆積させて、フォトエッチングにより配線をパターニングして、配線を覆うようにしてCVDによりSiO2層間絶縁膜30上にSiO2層間絶縁膜90を堆積させる。Al配線層70の材料としては、ここでは微量のCu(銅)が添加されたAl(アルミニウム)を使用する。
2層目以降に関しても1層目に関しても、図4Bのように、下敷膜55のSiO2層間絶縁膜30上に堆積された部分56が残存しているため、図4Cのように、SiO2層間絶縁膜30とTi膜60との間に下敷膜55を形成したことになる。このようにして、SiO2層間絶縁膜30とTi膜60との間に下敷膜55を形成して、Ti膜60の下面を下敷膜55で覆うことにより、Ti膜60に代えてTiN膜又はSiN膜である下敷膜55の下面がSiO2層間絶縁膜30に表出されて、Ti膜60の下面がSiO2層間絶縁膜30に表出されないため、Ti膜60がH2アニールに悪影響を与えることが抑制される。さらには、ドライエッチバックではなくCMPによりWプラグ層50を平坦化するため、Wプラグ層50のリセス51が回避される。
なお、2層目以降に関しても1層目に関しても、図5のように、スパッタリングによりWプラグ層50上にさらに上敷膜86(膜厚は30〜50nm)を堆積させて、CVDとRIE(リアクティブ・イオン・エッチング)によりAl配線層70の側面にTiN(チタンナイトライド)サイドウォール87を形成してから、SiO2層間絶縁膜90を堆積させてもよい。Al配線層70の上敷きとなる膜である上敷膜86は、SiN(シリコンナイトライド)膜又はSiON(シリコンナイトライドオキサイド)膜であり、RIEによりTiN膜85が除去されるのを防止している。
このようにして、Ti膜60の下面を下敷膜55で覆うことに加えて、Ti膜60の側面をTiNサイドウォール87で覆うことにより、Ti膜60の下面がSiO2層間絶縁膜30に表出されないことに加えて、Ti膜60の側面がSiO2層間絶縁膜90に表出されないため、Ti膜60がH2アニールに悪影響を与えることがさらに抑制される。さらには、Ti膜80の側面をTiNサイドウォール87で覆うことにより、Ti膜80がH2アニールに悪影響を与えることが抑制される。さらには、Al配線層70の側面をTiNサイドウォール87で覆うことにより、CMOSイメージセンサにとって不都合な反射光ノイズ(図9の矢印を参照)が抑制される。
また、2層目以降に関しては、図6のように、下敷膜55を堆積させる前に、スクライブの下層配線構造20とビアホール21のアライメントマークのみ開口するレジストパターンを形成して、エッチングによりスクライブのアライメントマークの下層配線構造20を露出させるようにしてもよい。これにより、フォトリソグラフィにおける下層配線構造20とビアホール21との位置合わせが容易になる。
以下、第1実施例に係るCMOSイメージセンサについて、上面図と側面図に基づいて説明する。
図7は、第1実施例に係るCMOSイメージセンサの上面図である。より詳細には、図7AはSi基板10の上面図であり、図7Bは1層目(最下位配線層)の配線構造の上面図であり、図7Cは2層目の配線構造の上面図であり、図7Dは3層目(最上位配線層)の配線構造の上面図である。
図7Bと図7Cと図7Dにはそれぞれ、Al配線層70とSiO2層間絶縁膜90とが図示されている。なお、これらを互いに区別するために、1層目に係るAl配線層70とSiO2層間絶縁膜90には「添字A」を、2層目に係るAl配線層70とSiO2層間絶縁膜90には「添字B」を、3層目に係るAl配線層70とSiO2層間絶縁膜90には「添字C」を添付した。
図7Aには、図1にて図示したようなPD120や、SF−TR130や、SCT−TR140や、RST−TR150や、TF−TR160が図示されている。図7Aには、図1にて図示したようなセレクト線145やトランスファー線165が、図7Bには、図1にて図示したようなリセット線155(Al配線層70Aの一部)が、図7Cには、図1にて図示したようなリセット電圧線125や信号電圧読出線135(Al配線層70Bの一部)が図示されている。これらのことから理解されるように、このCMOSイメージセンサは4トランジスタ型である。図7Aにはさらに、フローティングディフュージョン(FD)であるWプラグ層50FDや、リセット電圧線用125のWプラグ層50125や、信号電圧読出線用135のWプラグ層50135が図示されている。
図8と図9は、第1実施例に係るCMOSイメージセンサの側面図である。より詳細には、図8は図7のX1X2断面図であり、図9は図7のY1Y2断面図である。1層目と2層目と3層目の配線構造は、いずれも第1実施例として図4にて説明したような配線構造であるとする。
ところで、最上位配線層(3層目)の配線構造に関して考察するに、最上位配線層のAl配線層70の面積は他層のAl配線層70の面積と比べて大きくなることが多い。実際、図7乃至9にはそのように図示されている。そのため、最上位配線層のTi膜60の下面の面積は他層のTi膜60の下面の面積と比べて大きくなることが多い。したがって、最上位配線層のTi膜60は他層のTi膜60と比べてH2アニールにより悪影響を与えることが多い。そのため、特に最上位配線層に関して、第1実施例として図4にて説明したような配線構造を採用する利点は大きいと言える。
さらには、CMOSイメージセンサにとって不都合な反射光ノイズの観点からすると、Al配線層70を遮光層として使用するためにAl配線層70の面積が大きくなることが多い最上位配線層(3層目)や、フローティングディフュージョンであるWプラグ層50FDに近接する最下位配線層(1層目)に関して、第1実施例として図4にて説明したような配線構造を採用する利点は大きいと言える。最下位配線層(1層目)に関しては特に、フローティングディフュージョン内に信号電荷を一定時間(数ms以上)保持する動作を行う場合に、利点が大きい。なお、図8と図9には、反射光の様子が矢印で図示されている。
(第2実施例)
図10は、CMOSイメージセンサとその製造方法の第2実施例を表す要部断面図である。より詳細には、図10はCMP(化学機械研磨)を利用して多層配線構造を形成する実施例である。図10は下から2層目以降の配線構造であり、図10A,B,Cの流れは配線構造を形成する工程の流れに相当する。
第2実施例は第1実施例の変形例であり、第1実施例との共通点については上記(第1実施例の欄)の通りであり、第1実施例との相違点については下記(第2実施例の欄)の通りである。
2層目以降に関しては、図4A左のように、SiO2層間絶縁膜30を堆積させて、下敷膜55を堆積させて、ビアホール21を形成して、TiN膜45を堆積させて、Wプラグ層50を埋め込んで、図4B左のように、Wプラグ層50を平坦化する代わりに、図10Aのように、CVDにより下層配線構造20上にSiO2層間絶縁膜30を堆積させて、SiO2層間絶縁膜30を貫通するビアホール(窓)21を形成して、スパッタリングによりSiO2層間絶縁膜30上に直に下敷膜を兼ねるTiN(チタンナイトライド)膜45(膜厚は200nm前後)を堆積させて、CVDによりビアホール21に下敷膜を兼ねるTiN膜45を介してW(タングステン)プラグ層50を埋め込んで、図10Bのように、CMPによりWプラグ層50を平坦化する。下敷膜を兼ねるTiN膜45は、ビアホール21とWプラグ層50との間に形成されたことになる。
2層目以降に関しては、200nm前後のTiN膜45(下敷膜)を堆積させることで、TiN膜45(下敷膜)のSiO2層間絶縁膜30上に堆積された部分46に関して、CMPにより50nm前後のTiN膜45(下敷膜)を残存させつつWプラグ層50を平坦化することができる。第1実施例と同様である。
(第3実施例)
図11は、CMOSイメージセンサとその製造方法の第3実施例を表す要部断面図である。より詳細には、図11はCMP(化学機械研磨)を利用して多層配線構造を形成する実施例である。図11左は下から2層目以降の配線構造であり、図10右は下から1層目の配線構造であり、図11A,B,Cの流れは配線構造を形成する工程の流れに相当する。
第3実施例は第1実施例の変形例であり、第1実施例との共通点については上記(第1実施例の欄)の通りであり、第1実施例との相違点については下記(第3実施例の欄)の通りである。
2層目以降に関しては、図4A左のように、SiO2層間絶縁膜30を堆積させて、下敷膜55を堆積させて、ビアホール21を形成して、TiN膜45を堆積させて、Wプラグ層50を埋め込んで、図4B左のように、Wプラグ層50を平坦化する代わりに、図11A左のように、CVDにより下層配線構造20上にSiO2層間絶縁膜30を堆積させて、SiO2層間絶縁膜30を貫通するビアホール(窓)21を形成して、スパッタリングによりSiO2層間絶縁膜30上にTiN(チタンナイトライド)膜45(膜厚は50nm前後)を堆積させて、CVDによりビアホール21にW(タングステン)プラグ層50を埋め込んで、図11B左のように、CMPによりWプラグ層50を平坦化する。
1層目に関しては、図4A右のように、SiO2層間絶縁膜30を堆積させて、下敷膜55を堆積させて、コンタクトホール11を形成して、Ti膜40を堆積させてからTiN膜45を堆積させて、Wプラグ層50を埋め込んで、図4B右のように、Wプラグ層50を平坦化する代わりに、図11A右のように、CVDによりピクセル等が作り込まれたSi基板10上にSiO2層間絶縁膜30を堆積させて、SiO2層間絶縁膜30を貫通するコンタクトホール(窓)11を形成して、スパッタリングによりSiO2層間絶縁膜30上にTi(チタン)膜40(膜厚は20nm前後)を堆積させてからTiN(チタンナイトライド)膜45(膜厚は50nm前後)を堆積させて、CVDによりコンタクトホール11にW(タングステン)プラグ層50を埋め込んで、図11B右のように、CMPによりWプラグ層50を平坦化する。
2層目以降に関しても1層目に関しても、引き続いて図11Cのように、スパッタリングによりSiO2層間絶縁膜30上からWプラグ層50上に延在するように直に下敷膜55(膜厚は50nm前後)を堆積させて、以下図4Cと同様にして、SiO2層間絶縁膜30上からWプラグ層50上に延在するように下敷膜55を介してTi(チタン)膜60/TiN(チタンナイトライド)膜65/Al(アルミニウム)配線層70/Ti(チタン)膜80/TiN(チタンナイトライド)膜85を下からこの順番に堆積させて、SiO2層間絶縁膜90を堆積させる。下敷膜55は、Wプラグ層50とTi膜60との間に形成されたことになる。
2層目以降に関しても1層目に関しても、Al配線層70の下敷きとなる膜である下敷膜55は、H2(水素)を透過しない膜、ここではTiN(チタンナイトライド)膜である。2層目以降に関しても1層目に関しても、図11Cのように、SiO2層間絶縁膜30とTi膜60との間に下敷膜55を形成したことになる。第1実施例と同様である。
(第4実施例)
図12は、CMOSイメージセンサとその製造方法の第4実施例を表す要部断面図である。より詳細には、図12はドライエッチバックを利用して多層配線構造を形成する実施例である。図12左は下から2層目以降の配線構造であり、図12右は下から1層目の配線構造であり、図12A,B,Cの流れは配線構造を形成する工程の流れに相当する。
2層目以降に関しては、図12A左のように、CVDにより下層配線構造20上にSiO2層間絶縁膜30を堆積させて、SiO2層間絶縁膜30を貫通するビアホール(窓)21を形成して、スパッタリングによりSiO2層間絶縁膜30上にTiN(チタンナイトライド)膜45(膜厚は50nm前後)を堆積させて、CVDによりビアホール21にW(タングステン)プラグ層50を埋め込んで、図12B左のように、ドライエッチバックによりWプラグ層50を平坦化する。
1層目に関しては、図12A右のように、CVDによりピクセル等が作り込まれたSi基板10上にSiO2層間絶縁膜30を堆積させて、SiO2層間絶縁膜30を貫通するコンタクトホール(窓)11を形成して、スパッタリングによりSiO2層間絶縁膜30上にTi(チタン)膜40(膜厚は20nm前後)を堆積させてからTiN(チタンナイトライド)膜45(膜厚は50nm前後)を堆積させて、CVDによりコンタクトホール11にW(タングステン)プラグ層50を埋め込んで、図12B右のように、ドライエッチバックによりWプラグ層50を平坦化する。
2層目以降に関しても1層目に関しても、引き続いて図12Cのように、スパッタリングによりSiO2層間絶縁膜30上からWプラグ層50上に延在するようにTi(チタン)膜60/TiN(チタンナイトライド)膜65/Al(アルミニウム)配線層70/Ti(チタン)膜80/TiN(チタンナイトライド)膜85(膜厚はこの順番に20nm前後/50nm前後/0.3〜1.0μm/5nm前後/100nm前後)を下からこの順番に堆積させて、フォトエッチングにより配線をパターニングして、配線を覆うようにしてCVDによりSiO2層間絶縁膜30上にSiO2層間絶縁膜90を堆積させる。Al配線層70の材料としては、ここでは微量のCu(銅)が添加されたAl(アルミニウム)を使用する。
1層目に関しては、図12B右のように、Ti膜40の下面がSiO2層間絶縁膜30に表出されることになる。しかし、図12C右のように、Al配線層70がSiO2層間絶縁膜30とWプラグ層50との内の略Wプラグ層50上のみに堆積されるようにすることで、Ti膜40の下面がSiO2層間絶縁膜40に略表出されないようにすることができる。そのため、Ti膜40がH2アニールに悪影響を与えることが抑制される。
以下、第4実施例に係るCMOSイメージセンサについて、上面図と側面図に基づいて説明する。
図13は、第4実施例に係るCMOSイメージセンサの上面図である。図13は図7に相当するものであり、図13AはSi基板10の上面図であり、図13Bは1層目(最下位配線層)の配線構造の上面図であり、図13Cは2層目の配線構造の上面図であり、図13Dは3層目(最上位配線層)の配線構造の上面図である。ただし、図7のCMOSイメージセンサは4トランジスタ型であるのに対して、図13のCMOSイメージセンサは3トランジスタ型である。
図14は、第4実施例に係るCMOSイメージセンサの側面図である。図13は図8や図9に相当するものであり、図13のZ1Z2断面図である。1層目と2層目と3層目の配線構造は、いずれも第4実施例として図12にて説明したような配線構造であるとする。
ところで、ここでは最下位配線層(1層目)については配線としての引き回しは行わない。これにより、最下位配線層のAl配線層の面積を小さくすることができる。すなわち、図12C右のように、Al配線層70をSiO2層間絶縁膜30とWプラグ層50との内の略Wプラグ層50上のみに堆積させることが現実的に可能となる。この場合、より多層の配線層が必要となってCMOSイメージセンサのサイズが大型化しかねないため、4トランジスタ型と比べて3トランジスタ型に適していると言える。
(第5実施例)
図15は、CMOSイメージセンサとその製造方法の第5実施例を表す要部断面図である。より詳細には、図15はCMP(化学機械研磨)を利用して多層配線構造を形成する実施例である。図15左は下から2層目以降の配線構造であり、図15右は下から1層目の配線構造であり、図15A,Bの流れは配線構造を形成する工程の流れ(ダマシン法)に相当する。
2層目以降に関しては、図15A左のように、下層配線構造20上にSiO2層間絶縁膜30とSiO2層間絶縁膜90とを堆積させて、SiO2層間絶縁膜90を貫通する配線溝271とSiO2層間絶縁膜30を貫通するビアホール(窓)21とを形成して、SiO2層間絶縁膜30及びSiO2層間絶縁膜90上にTa(タンタル)膜260を堆積させて、配線溝271とビアホール21とにTa膜260を介してCu(銅)配線層270を埋め込んで、図15B左のように、CMPによりCu配線層270を平坦化する。なお、Ta膜260をTaN(タンタルナイトライド)膜に置き換えてもよい。
1層目に関しては、図15A右のように、ピクセル等が作り込まれたSi基板10上にSiO2層間絶縁膜30を堆積させて、SiO2層間絶縁膜30を貫通するコンタクトホール(窓)11を形成して、SiO2層間絶縁膜30上にTi(チタン)膜40を堆積させてからTiN(チタンナイトライド)膜45を堆積させて、コンタクトホール11にW(タングステン)プラグ層50を埋め込んで、CMPによりWプラグ層50を平坦化した後、SiO2層間絶縁膜30上にSiO2層間絶縁膜90を堆積させて、SiO2層間絶縁膜90を貫通する配線溝271を形成して、SiO2層間絶縁膜30及びSiO2層間絶縁膜90上にTa膜(タンタル)260を堆積させて、配線溝271にCu(銅)配線層270を埋め込んで、図15B右のように、CMPによりCu配線層270を平坦化する。なお、Ta膜260をTaN(タンタルナイトライド)膜に置き換えてもよい。
2層目以降に関しても1層目に関しても、図15Bのように、SiO2層間絶縁膜30上にTa膜260が堆積されて、Ta膜260上にCu配線層270が堆積される。これにより、Ta膜260の下面がSiO2層間絶縁膜30に表出されることになる。このように、Cu配線層は、Ti膜上の代わりにTa膜上に堆積されるのだが、Ti膜と比べてTa膜はH2吸蔵効果が小さい。そのため、Ti膜の下面がSiO2層間絶縁膜に表出される場合と比べて、Ta膜の下面がSiO2層間絶縁膜に表出される場合はH2アニールに与える悪影響が小さい。したがって、CMOSイメージセンサに適していると言える。これはTaN膜でも同様である。
なお、図16は、第5実施例に係るCMOSイメージセンサの側面図である。ただし、1層目と2層目の配線構造は第5実施例として図15にて説明したような配線構造であるが、3層目の配線構造は第1実施例として図4にて説明したような配線構造である。このようにして、第1実施例から第5実施例までの2以上の配線構造を併用してもよい。
本発明は、具体的に開示された実施例に限定されるものではなく、クレームされた本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。一例を挙げると、実施例では、3トランジスタ型及び4トランジスタ型のCMOSイメージセンサについて説明したが、本発明は、5トランジスタ型のCMOSイメージセンサについても適用することができる。なお、5トランジスタ型のCMOSイメージセンサの単位ピクセルは、フォトダイオードと、ソースフォロワトランジスタと、セレクトトランジスタと、リセットトランジスタと、トランスファートランジスタとに加えて、余剰電荷を除去するために使用されるオーバーフロードレイントランジスタを備える。
Claims (20)
- 層間絶縁膜を貫通する窓に埋め込まれて化学機械研磨により平坦化されたプラグ層と、前記層間絶縁膜上から前記プラグ層上に延在するように堆積されたTi(チタン)膜と、前記Ti膜上に堆積されたAl(アルミニウム)乃至Cu(銅)を含む配線層と、前記層間絶縁膜と前記Ti膜との間に形成され、水素を透過しない下敷膜とを備えることを特徴とする半導体装置。
- 前記下敷膜は、TiN(チタンナイトライド)膜又はSiN(シリコンナイトライド)膜であることを特徴とするクレーム1に記載の半導体装置。
- 前記下敷膜は、前記窓により貫通されたことを特徴とするクレーム1に記載の半導体装置。
- 前記下敷膜は、前記窓と前記プラグ層との間に形成されたことを特徴とするクレーム1に記載の半導体装置。
- 前記下敷膜は、前記プラグ層と前記Ti膜との間に形成されたことを特徴とするクレーム1に記載の半導体装置。
- 前記Ti膜の側面を覆うTiN(チタンナイトライド)サイドウォールを更に備えることを特徴とするクレーム1乃至5のいずれか1に記載の半導体装置。
- 前記配線層は、多層配線構造における最上位配線層又は最下位配線層であることを特徴とするクレーム1乃至5のいずれか1に記載の半導体装置。
- 層間絶縁膜を貫通する窓に埋め込まれてドライエッチバックにより平坦化されたプラグ層と、前記層間絶縁膜と前記プラグ層との内の略前記プラグ層上のみに堆積されたAl(アルミニウム)乃至Cu(銅)を含む配線層とを備え、
前記配線層は、多層配線構造における最下位配線層であることを特徴とする半導体装置。 - CMOSイメージセンサであることを特徴とするクレーム1又は8に記載の半導体装置。
- 層間絶縁膜上に堆積されたTa(タンタル)膜又はTaN(タンタルナイトライド)膜と、前記Ta膜又は前記TaN膜上に堆積されたCu(銅)を含む配線層とを備え、
CMOSイメージセンサであることを特徴とする半導体装置。 - 層間絶縁膜を貫通する窓を形成する工程と、前記窓にプラグ層を埋め込む工程と、化学機械研磨により前記プラグ層を平坦化する工程と、前記層間絶縁膜上から前記プラグ層上に延在するようにTi(チタン)膜を堆積させる工程と、前記Ti膜上にAl(アルミニウム)乃至Cu(銅)を含む配線層を堆積させる工程と、前記層間絶縁膜と前記Ti膜との間に、水素を透過しない下敷膜を形成する工程とを備える特徴とする半導体装置の製造方法。
- 前記下敷膜は、TiN(チタンナイトライド)膜又はSiN(シリコンナイトライド)膜であることを特徴とするクレーム11に記載の半導体装置の製造方法。
- 前記下敷膜は、前記窓により貫通されることを特徴とするクレーム11に記載の半導体装置の製造方法。
- 前記下敷膜は、前記窓と前記プラグ層との間に形成されることを特徴とするクレーム11に記載の半導体装置の製造方法。
- 前記下敷膜は、前記プラグ層と前記Ti膜との間に形成されることを特徴とするクレーム11に記載の半導体装置の製造方法。
- 前記Ti膜の側面を覆うTiN(チタンナイトライド)サイドウォールを形成する工程を更に備えることを特徴とするクレーム11乃至15のいずれか1に記載の半導体装置の製造方法。
- 前記配線層は、多層配線構造における最上位配線層又は最下位配線層であることを特徴とするクレーム11乃至15のいずれか1に記載の半導体装置の製造方法。
- 層間絶縁膜を貫通する窓を形成する工程と、前記窓にプラグ層を埋め込む工程と、ドライエッチバックにより前記プラグ層を平坦化する工程と、前記層間絶縁膜と前記プラグ層との内の略前記プラグ層上のみにAl(アルミニウム)乃至Cu(銅)を含む配線層を堆積させる工程とを備え、
前記配線層は、多層配線構造における最下位配線層であることを特徴とする半導体装置の製造方法。 - CMOSイメージセンサの製造方法であることを特徴とするクレーム11又は18に記載の半導体装置の製造方法。
- 層間絶縁膜上にTa(タンタル)膜又はTaN(タンタルナイトライド)膜を堆積させる工程と、前記Ta膜又はTaN膜上にCu(銅)を含む配線層を堆積させる工程とを備え、
CMOSイメージセンサの製造方法であることを特徴とする半導体装置の製造方法。
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