JP2008199059A - 固体撮像素子及びその製造方法 - Google Patents
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Abstract
【解決手段】MOSトランジスタ等を形成した非光電変換領域300Bには、銅配線による第1配線層306Bの上層に拡散防止膜307が形成され、同じく銅配線による配線層310Bの上層に拡散防止膜312が形成されている。また、第2層間絶縁膜308の上にエッチングストッパ用のハードマスク層309が形成されている。一方、フォトダイオード304を形成した光電変換領域300Aでは、拡散防止膜307、312やハードマスク層309が除去され、フォトダイオード304の光学特性を向上する。
【選択図】図1
Description
CMOS型イメージセンサの特徴としては、多数の光電変換素子で構成される撮像画素領域と、その周辺のロジック回路部及びメモリ回路部を同一プロセスで形成可能であるため、比較的、同一チップへの高集積化が可能であるが、いかに撮像素子としての画質性能を損なわずに多機能の回路を混載していくかが課題となっている。
すなわち、銅は、アルミニウムよりも抵抗率が小さいため、配線ピッチを小さくできる。
しかし、その一方で、銅のエッチング技術が確立されていない現在において、銅を配線材料として適用するためには、金属等の導電体を埋め込み、その後、CMP(化学機械研磨法)による研磨で配線及び接続孔を同時に形成するデュアルダマシンプロセスを採用することが不可欠である。
以下、従来例として、撮像領域を含まない通常のMOSプロセス(ロジック回路)の銅配線を用いた場合の多層配線の形成プロセスにおける特にデュアルダマシンの形成プロセスについて説明する。
まず、図10(A)において、シリコン基板100にMOSトランジスタを形成する。
これは、まずシリコン基板100上に素子分離領域101を形成し、次いで、シリコン基板100中に所定のウエル領域(図示せず)を形成する。
次いで、このシリコン基板100上にゲート絶縁膜、ゲート電極を含むゲート電極部102を形成した後、イオン注入と熱処理により例えばLDD(Lightly Doped Drain )構造を有する高濃度拡散層領域103を形成する。
そして、その上層に層間絶縁膜104を形成することにより、下地MOSトランジスタ領域を完成する。
次いで、図10(C)に示すように、第1配線間絶縁膜106を形成する。
この配線間絶縁膜106には、ここでは、例えば、酸化シリコン膜、あるいは、低誘電率化のためのフッ素添加酸化シリコン膜を用いるが、一般にlow−k膜と呼ばれるような、さらなる低誘電率材料膜を用いても良い。
次いで、図10(D)に示すように、前述した第1配線間絶縁膜106をパターンニングとエッチングによって加工し、後の銅配線となる部分に第1配線溝106Aを開口する。
この後、図11(F)に示すように、CMPにより余剰な銅及びバリアメタルを研磨することで、バリアメタル107及び銅108による第1配線層106Bを形成する。
次いで、図11(G)に示すように、第1配線層106Bの上層に銅配線を保護するための拡散防止膜109を成膜することにより、第1配線層106B及び第1接続部105が完成される。
ここで、拡散防止膜109は、例えば窒化シリコン膜、あるいは炭化シリコン膜等を用いるが、これに限るものではない。
また、この第1従来例においては、第1配線層106Bの配線のみを銅の埋め込みと研磨によるシングルダマシンプロセスで形成したが、第1接続部105と第1配線層106Bとを、銅の埋め込みと研磨によって同時に形成するデュアルダマシンプロセスを用いても良い。
次いで、この層間絶縁膜110に、図12(I)に示すように、第2接続孔111となる部分をパターンニングとエッチングにより開口し、さらに図12(J)に示すように、第2銅配線となる部分をパターンニングとエッチングにより開口する。
次に、図12(K)に示すように、バリアメタル111Aと銅111Bを埋め込みにより成膜し、図13(L)に示すように、余剰な銅及びバリアメタルを研磨により除去する。
次いで、図13(M)に示すように、銅配線を保護するための拡散防止膜112を成膜することで、第2接続部113及び第2配線層114を完成する。
この後、以上のようなデュアルダマシンプロセス(図11(H)〜図13(M))を所望の回数だけ繰り返すことにより、多層配線を有した半導体装置が形成される。
ここでは、デュアルダマシンプロセスの部分のみを示しており、MOSトランジスタ領域の形成は上述した第1の従来例と同様であるものとし、説明は省略する。
まず、シリコン基板200にMOSトランジスタを形成した後、図14(A)に示すように、配線間絶縁膜200中にシングルダマシン法により第1配線層101を形成する。ここで配線材料に銅を用い、その拡散防止膜202として例えばSiN膜(シリコン窒化膜)を用いる。
そして、この保護膜202上に、例えば、絶縁膜203を成膜する。この絶縁膜203には、例えば、低誘電率絶縁膜としてSiO2 膜(シリコン酸化膜)を成膜するが、これには限らない。ここで、形成する膜は、後の接続孔を形成するための絶縁膜となるため、膜厚は接続孔の深さに対応したものとなる。
次いで、図14(B)に示すように、レジスト205を成膜し、接続孔をパターンニングし、図14(C)に示すように、レジスト205をマスクとして下層の無機膜204をエッチングし、アッシング及び洗浄によりマスクとして用いたレジスト205を剥離する。
次いで図14(D)に示すように、配線間絶縁膜となる絶縁膜206を成膜する。この絶縁膜206には例えば低誘電率絶縁膜、例えば、SiO2 を用いるが、これには限らない。
次いで、図15(E)に示すように、レジスト207を成膜し、配線をパターンニングし、図15(F)に示すように、このパターンニングされたレジスト207をマスクとして層間絶縁膜206をエッチングし、配線のための溝206Aを形成する。
次いで、図15(H)に示すように、この接続孔203Aの底部の拡散防止膜202をエッチングする。
次いで、図16(I)に示すように、バリアメタル及び銅を接続孔203A及び配線溝206Aに埋め込み、CMPにより余剰な銅及びバリアメタルを研磨することで、配線206Bと接続部203Bを完成する。
そして、図16(J)に示すように、拡散防止膜208を成膜することで配線及び接続部が同時に完成する。
この後、以上のようなデュアルダマシンプロセス(図14(A)〜図16(J))を所望の回数だけ繰り返すことにより、多層配線を有した半導体装置が形成される。
また、接続孔を開口するためのハードマスクも同様に、接続孔の開口部では除去されるものの、それ以外の部分では残ってしまうことになる。
しかしながら、このように多層配線層において、余分な拡散防止膜やハードマスクが光電変換素子の上層の残ると、その分、光の透過経路における配線層の膜厚が大きくなったり、光の透過率が低下することになり、光電変換素子に対する受光効率が悪くなり、感度の低下等を招くという問題がある。
また、本発明の固体撮像素子およびその製造方法では、銅配線形成用の配線溝をエッチングストッパとなるハードマスク層を用いて形成した配線層において、このハードマスク層が光電変換素子の上部領域の所定範囲で除去され、開口しているため、光電変換素子への光の入射がハードマスク層の影響を受けず、感度等の特性を向上できる。
本実施の形態例は、MOS型イメージセンサ等の固体撮像素子において、配線に銅を用いたデュアルダマシンプロセスを用いる場合に、光電変換素子の上部領域から銅の拡散防止膜とデュアルダマシン形成のためのハードマスクとを除去することにより、光電変換素子に対する光学効率を高め、感度や画質の向上を図るようにしたものである。
なお、以下の説明では、半導体基板中に入射した光を信号電荷に変換することを目的する箇所(すなわち光電変換素子の受光面)を光電変換領域とし、また、それ以外の部分、例えば、ロジック回路、アナログ回路、メモリ回路等の各素子を配置した領域を非光電変換領域として説明する。
まず、図1(A)では、シリコン基板300の非光電変換領域300Bの少なくとも一部に所定のMOSトランジスタを形成し、光電変換領域300Aに光電変換素子としてのフォトダイオード304を形成する。
これは、まずシリコン基板300上に素子分離領域301を形成し、次いで、シリコン基板300中に所定のウエル領域(図示せず)を形成する。
次いで、このシリコン基板300上にゲート絶縁膜、ゲート電極を含むゲート電極部302を形成した後、イオン注入と熱処理により例えばLDD(Lightly Doped Drain )構造を有する高濃度拡散層領域303を形成する。
そして、その上層に第1層間絶縁膜305を形成することにより、下地MOSトランジスタ領域を形成する。なお、第1層間絶縁膜305には、例えば、SiO2 やlow−k材料を用いるが、それには限らない。
次いで、図1(C)に示すように、第1配線間絶縁膜306を形成する。この配線間絶縁膜306には、ここでは、例えば、SiO2 等の低誘電率材料膜を用いるが、それには限らない。
次いで、図2(D)に示すように、第1配線間絶縁膜306をパターンニングとエッチングによって加工し、後の銅配線となる部分に第1配線溝306Aを開口する。
次いで、図3(G)に示すように、第1配線層306Bの上層に銅配線を保護するための拡散防止膜307を成膜することにより、第1配線層306B及び第1接続部305A、305Bが完成される。
ここで、拡散防止膜307は、例えば窒化シリコン膜、あるいは炭化シリコン膜等を用いるが、これに限るものではない。
なお、拡散防止膜307を除去する領域は、光電変換領域300A全体でなくともよく、フォトダイオードの受光量域だけを選択的に除去するようにしてもよい。
次いで、図5(J)に示すように第2層間絶縁膜308を成膜し、次いで、接続孔のエッチングストッパ用のハードマスク層309を成膜する。
なお、第2層間絶縁膜としては、例えば、SiO2 やlow−k材料等の低誘電率絶縁膜を用いるが、それらに限らない。また、接続孔のハードマスク層309としては、窒化シリコンや炭化シリコンを用いるが、それらに限らない。
次いで、図では省略しているが、拡散防止膜307の場合と同様に、非光電変換領域300B側にレジストマスクをパターンニングし、このレジストマスクをマスクとして光電変換領域300A側のハードマスク層309をエッチングにより除去する。次にアッシング等によりレジストマスクを除去する。
なお、ハードマスク層309を除去する領域は、光電変換領域300A全体でなくともよく、フォトダイオードの受光量域だけを選択的に除去するようにしてもよい。また、このようなハードマスク層309に対する第2接続孔309Aの開口と、光電変換領域300A上のハードマスク層309の除去とを同時に行っても良い。
次いで、図6(M)に示すように、第2配線を形成するためのレジストマスク311をパターンニングし、次に、図7(N)に示すように、パターン311をマスクとして第2配線間絶縁膜310をエッチングし、次いで、接続孔309Aが開口されたハードマスク層309をマスクとして、第2層間絶縁膜308、拡散防止膜307をエッチングすることで、接続孔308Aと配線溝310Aを形成する。
この後、図7(O)に示すように、レジストマスク311をアッシングと洗浄により除去する。
次に、図8(Q)に示すように、拡散防止膜312を成膜する。なお、この拡散防止膜としては、例えば、窒化シリコン、炭化シリコンを用いるが、これに限らない。
この後、図9(R)に示すように、拡散防止膜307の場合と同様に、非光電変換領域300B側にレジストマスク313をパターンニングし、図9(S)に示すように、このレジストマスク313をマスクとして光電変換領域300A側の拡散防止膜312をエッチングにより除去する。次にアッシング等によりレジストマスク313を除去する。
なお、拡散防止膜312を除去する領域は、光電変換領域300A全体でなくともよく、フォトダイオードの受光量域だけを選択的に除去するようにしてもよい。
この後、以上のデュアルダマシンプロセス(図5(J)〜図9(S))を所望の回数だけ繰り返すことにより、多層配線を形成する。
なお、拡散防止膜およびハードマスクのいずれか一方を除去した構成についても一定の効果を得ることができ、本発明の範囲に含まれるものとする。
また、本発明は、MOS型イメージセンサに限定されず、他の固体撮像素子に広く適用し得るものである。
また、本発明の固体撮像素子によれば、銅配線形成用の配線溝をエッチングストッパとなるハードマスク層を用いて形成した配線層において、このハードマスク層が光電変換素子の上部領域の所定範囲で開口しているため、光電変換素子への光の入射がハードマスク層の影響を受けず、感度や画質等の特性を向上できる。
また、本発明の製造方法によれば、銅配線形成用の配線溝をエッチングストッパとなるハードマスク層を用いて形成する場合に、このハードマスク層を光電変換素子の上部領域の所定範囲で除去するため、光電変換素子への光の入射がハードマスク層の影響を受けず、感度や画質等の特性を向上できる。
Claims (26)
- 半導体基板に受光量に応じた信号電荷を生成する光電変換素子と前記光電変換素子で生成した信号電荷を読み出す読み出し回路とを含む撮像部を設けるとともに、前記半導体基板の上層に前記読み出し回路の配線層を設けた固体撮像素子において、
前記配線層は、少なくとも一部に銅配線を有するとともに、前記銅配線の上面を覆う拡散防止膜を有し、
さらに前記拡散防止膜が少なくとも前記光電変換素子の上部領域の所定範囲で開口している、
ことを特徴とする固体撮像素子。 - 前記銅配線は、配線溝への銅の埋め込みにより形成されていることを特徴とする請求項1記載の固体撮像素子。
- 前記配線層の下から1層目の接続部にタングステン金属を用い、その上層配線の少なくとも一部に銅金属を用いることを特徴とする請求項1記載の固体撮像素子。
- 前記拡散防止膜が炭化シリコンよりなることを特徴とする請求項1記載の固体撮像素子。
- 前記拡散防止膜が窒化シリコンよりなることを特徴とする請求項1記載の固体撮像素子。
- 前記配線層が層間絶縁膜を介して複数の層に形成され、前記層間絶縁膜がlow−k材料よりなることを特徴とする請求項1記載の固体撮像素子。
- 半導体基板に受光量に応じた信号電荷を生成する光電変換素子と前記光電変換素子で生成した信号電荷を読み出す読み出し回路とを含む撮像部を設けるとともに、前記半導体基板の上層に前記読み出し回路の配線層を設けた固体撮像素子において、
前記配線層は、少なくとも一部に銅配線を有するとともに、前記銅配線が配置される配線溝形成用のエッチングストッパとなるハードマスク層を有し、
さらに前記ハードマスク層が少なくとも前記光電変換素子の上部領域の所定範囲で開口している、
ことを特徴とする固体撮像素子。 - 前記銅配線は、配線溝への銅の埋め込みにより形成されていることを特徴とする請求項7記載の固体撮像素子。
- 前記配線層の下から1層目の接続部にタングステン金属を用い、その上層配線の少なくとも一部に銅金属を用いることを特徴とする請求項7記載の固体撮像素子。
- 前記エッチングストッパ層が炭化シリコンよりなることを特徴とする請求項7記載の固体撮像素子。
- 前記エッチングストッパ層が窒化シリコンよりなることを特徴とする請求項7記載の固体撮像素子。
- 前記配線層が層間絶縁膜を介して複数の層に形成され、前記層間絶縁膜がlow−k材料よりなることを特徴とする請求項7記載の固体撮像素子。
- 半導体基板に受光量に応じた信号電荷を生成する光電変換素子と前記光電変換素子で生成した信号電荷を読み出す読み出し回路とを含む撮像部を設けるとともに、前記半導体基板の上層に前記読み出し回路の配線層を設けた固体撮像素子において、
前記配線層は、少なくとも一部に銅配線を有するとともに、前記銅配線の上面を覆う拡散防止膜と、前記銅配線が配置される配線溝形成用のエッチングストッパとなるハードマスク層を有し、
さらに前記拡散防止膜およびハードマスク層が少なくとも前記光電変換素子の上部領域の所定範囲で開口している、
ことを特徴とする固体撮像素子。 - 半導体基板に受光量に応じた信号電荷を生成する光電変換素子と前記光電変換素子で生成した信号電荷を読み出す読み出し回路とを含む撮像部を設けるとともに、前記半導体基板の上層に前記読み出し回路の配線層を設けた固体撮像素子の製造方法において、
前記配線層の少なくとも一部に銅配線を用いるとともに、前記銅配線の上面を覆う拡散防止膜を形成し、
さらに前記拡散防止膜を少なくとも前記光電変換素子の上部領域の所定範囲で除去する、
ことを特徴とする固体撮像素子の製造方法。 - 前記銅配線を配線溝への銅の埋め込みにより形成することを特徴とする請求項14記載の固体撮像素子の製造方法。
- 前記配線層の下から1層目の接続部にタングステン金属を用い、その上層配線の少なくとも一部に銅金属を用いることを特徴とする請求項14記載の固体撮像素子の製造方法。
- 前記拡散防止膜を炭化シリコンより形成することを特徴とする請求項14記載の固体撮像素子の製造方法。
- 前記拡散防止膜を窒化シリコンより形成することを特徴とする請求項14記載の固体撮像素子の製造方法。
- 前記配線層を層間絶縁膜を介して複数の層に形成し、前記層間絶縁膜をlow−k材料より形成することを特徴とする請求項14記載の固体撮像素子の製造方法。
- 半導体基板に受光量に応じた信号電荷を生成する光電変換素子と前記光電変換素子で生成した信号電荷を読み出す読み出し回路とを含む撮像部を設けるとともに、前記半導体基板の上層に前記読み出し回路の配線層を設けた固体撮像素子の製造方法において、
前記配線層の少なくとも一部に銅配線を用いるとともに、前記銅配線を配置する配線溝をエッチングストッパとなるハードマスク層を用いて形成し、
さらに前記ハードマスク層を少なくとも前記光電変換素子の上部領域の所定範囲で除去する、
ことを特徴とする固体撮像素子の製造方法。 - 前記銅配線は、配線溝への埋め込みにより形成されていることを特徴とする請求項20記載の固体撮像素子の製造方法。
- 前記配線層の下から1層目の接続部にタングステン金属を用い、その上層配線の少なくとも一部に銅金属を用いることを特徴とする請求項20記載の固体撮像素子の製造方法。
- 前記エッチングストッパ層を炭化シリコンより形成することを特徴とする請求項20記載の固体撮像素子の製造方法。
- 前記エッチングストッパ層が窒化シリコンより形成することを特徴とする請求項20記載の固体撮像素子の製造方法。
- 前記配線層が層間絶縁膜を介して複数の層に形成され、前記層間絶縁膜がlow−k材料よりなることを特徴とする請求項20記載の固体撮像素子の製造方法。
- 半導体基板に受光量に応じた信号電荷を生成する光電変換素子と前記光電変換素子で生成した信号電荷を読み出す読み出し回路とを含む撮像部を設けるとともに、前記半導体基板の上層に前記読み出し回路の配線層を設けた固体撮像素子の製造方法において、
前記配線層の少なくとも一部に銅配線を用いるとともに、前記銅配線の上面を覆う拡散防止膜と、前記銅配線を配置する配線溝をエッチングストッパとなるハードマスク層を用いて形成し、
さらに前記拡散防止膜およびハードマスク層を少なくとも前記光電変換素子の上部領域の所定範囲で除去する、
ことを特徴とする固体撮像素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|---|---|
JP2002107807A Division JP4182393B2 (ja) | 2002-04-10 | 2002-04-10 | 固体撮像素子及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008199059A true JP2008199059A (ja) | 2008-08-28 |
Family
ID=39757659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008119700A Pending JP2008199059A (ja) | 2008-05-01 | 2008-05-01 | 固体撮像素子及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008199059A (ja) |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080530 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080530 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090817 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091015 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110530 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110607 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110803 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111017 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120206 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120213 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20120224 |