JPS649737B2 - - Google Patents
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- JPS649737B2 JPS649737B2 JP56042213A JP4221381A JPS649737B2 JP S649737 B2 JPS649737 B2 JP S649737B2 JP 56042213 A JP56042213 A JP 56042213A JP 4221381 A JP4221381 A JP 4221381A JP S649737 B2 JPS649737 B2 JP S649737B2
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- 239000000758 substrate Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、相補型MIS回路（Ｃ MOS回路）
装置に係わり、Ｃ MOS集積回路に於て、定電
圧回路装置を付加する事により、Ｃ MOS回路
最大の弱点となつているラツチアツプを防止する
ものである。
装置に係わり、Ｃ MOS集積回路に於て、定電
圧回路装置を付加する事により、Ｃ MOS回路
最大の弱点となつているラツチアツプを防止する
ものである。
モノリシツクＣ MOS集積回路の基本的な回
路図を第１図に示す。Ｃ MOSインバータは、
ＰチヤネルMOSトランジスタTpとＮチヤネル
MOSトランジスタTNからなり、Tpのソースは
高電位源VDDに、TNのソースは低電位源VSSに、
双方のトランジスタのドレインは共通に出力端子
OUTに、双方のゲートは共通に入力端子INにそ
れぞれ接続されている。
路図を第１図に示す。Ｃ MOSインバータは、
ＰチヤネルMOSトランジスタTpとＮチヤネル
MOSトランジスタTNからなり、Tpのソースは
高電位源VDDに、TNのソースは低電位源VSSに、
双方のトランジスタのドレインは共通に出力端子
OUTに、双方のゲートは共通に入力端子INにそ
れぞれ接続されている。
入力が０レベルの時、Tpは導通し、TNは非導
通になるので、出力OUTは１レベルになる。入
力が１レベルになる時、Tpは非導通に、TNは導
通になるので出力OUTは０レベルになる。どち
らの場合も片方のMOSトランジスタが非導通に
なるので、VDD−VSS間には電流が流れず、電流
が流れるのは入力電位が１レベルと０レベルの遷
移領域に於てなので消費電力の少ない利点があ
る。
通になるので、出力OUTは１レベルになる。入
力が１レベルになる時、Tpは非導通に、TNは導
通になるので出力OUTは０レベルになる。どち
らの場合も片方のMOSトランジスタが非導通に
なるので、VDD−VSS間には電流が流れず、電流
が流れるのは入力電位が１レベルと０レベルの遷
移領域に於てなので消費電力の少ない利点があ
る。
第２図は第１図の素子断面図の一例である。
N-bulkはｎ型の半導体基板、３，４，５はｎチ
ヤネネルMOSトランジスタTNのソース、チヤネ
ル、ドレイン、８，９，１０はｐチヤネルMOS
トランジスタTpのドレイン、チヤネル、ソース、
２，６，７，１１はガードリング、Ｐ wellはｐ
型のウエル層である。
N-bulkはｎ型の半導体基板、３，４，５はｎチ
ヤネネルMOSトランジスタTNのソース、チヤネ
ル、ドレイン、８，９，１０はｐチヤネルMOS
トランジスタTpのドレイン、チヤネル、ソース、
２，６，７，１１はガードリング、Ｐ wellはｐ
型のウエル層である。
一般にモノリシツクＣ MOS集積回路のVDD−
VSS間には、第２図の一点鎖線アに沿つてPNPN
構造のダイオード、すなわち、サイリスタが等価
的に構成されている事は良く知られている。
VSS間には、第２図の一点鎖線アに沿つてPNPN
構造のダイオード、すなわち、サイリスタが等価
的に構成されている事は良く知られている。
このPNPN構造のVDD−VSS間の電圧電流（Ｖ
−Ｉ）特性は第３図の様になり、通常の動作モー
ドではＯ−Ａ間の曲線にある電流の僅少部分で動
作している。しかるに、VDD−VSS間に、ラツチ
アツプ限界電圧VLUを起える電圧が（スパイク状
であれ）印加されると、この素子の動作は大電流
の流れるＢ−Ｃ間に動作モードが移る。このＢ−
Ｃ間が、Ｃ MOS回路のラツチアツプ領域であ
る。
−Ｉ）特性は第３図の様になり、通常の動作モー
ドではＯ−Ａ間の曲線にある電流の僅少部分で動
作している。しかるに、VDD−VSS間に、ラツチ
アツプ限界電圧VLUを起える電圧が（スパイク状
であれ）印加されると、この素子の動作は大電流
の流れるＢ−Ｃ間に動作モードが移る。このＢ−
Ｃ間が、Ｃ MOS回路のラツチアツプ領域であ
る。
いつたんラツチアツプが起こると第３図におい
て、VDD−VSS間電圧をVH（最小保持電圧）以下に
するか、電流をIH（最小保持電流）以下にしない
限りその状態は保持される。
て、VDD−VSS間電圧をVH（最小保持電圧）以下に
するか、電流をIH（最小保持電流）以下にしない
限りその状態は保持される。
従来、ラツチアツプ防止の方法としては、たと
えば第４図の様にVDDとＣ MOSの高電位源側、
及びVSSとＣ MOSの低電位源側のいずれかまた
は両方に抵抗を挿入し、ラツチアツプの原因とな
る電流及びラツチアツプによる異常電流を制限
し、素子の劣化または焼損を防止する方法があつ
た。
えば第４図の様にVDDとＣ MOSの高電位源側、
及びVSSとＣ MOSの低電位源側のいずれかまた
は両方に抵抗を挿入し、ラツチアツプの原因とな
る電流及びラツチアツプによる異常電流を制限
し、素子の劣化または焼損を防止する方法があつ
た。
しかし、この方法は、Ｃ MOS回路のON−
OFFの交替が速く、過渡電流が多く流れる場合
や、Ｃ MOS回路から出力に電流を取り出した
い様な場合、これらの抵抗により電圧降下が起き
るという欠点がある。そのためこの様な構造にお
いては、高速動作及びＨとＬレベルの十分な振幅
が得られない問題がある。
OFFの交替が速く、過渡電流が多く流れる場合
や、Ｃ MOS回路から出力に電流を取り出した
い様な場合、これらの抵抗により電圧降下が起き
るという欠点がある。そのためこの様な構造にお
いては、高速動作及びＨとＬレベルの十分な振幅
が得られない問題がある。
本発明の目的は、Ｃ MOS集積回路に於て、
電源からの雑音や電源電圧の上昇によるラツチア
ツプを防止し、さらに通常の動作に対し何ら支障
のないようにすることにある。
電源からの雑音や電源電圧の上昇によるラツチア
ツプを防止し、さらに通常の動作に対し何ら支障
のないようにすることにある。
本発明は、一導電型よりなる半導体基板、該半
導体基板中に形成された反対導電型のウエル層、
該半導体基板中に形成された反対導電型のチヤネ
ルのMISトランジスタ及び該ウエル層に設けられ
た一導電型のチヤネルのMISトランジスタを有
し、高電位源VDDと低電位源VSSとの間に該一導
電型のチヤネルのMISトランジスタ及び反対導電
型のチヤネルのMISトランジスタを有する所定の
回路を構成してなる相補型MIS集積回路装置に於
いて、該高電位源VDDと低電位源VSSとの間に挿
入され、前記所定の回路と並列になる定電圧回路
装置を該半導体基板または該ウエル層中に設け、
該定電圧回路装置が作動する電圧を該高電位源
VDDの電圧よりも高く且つラツチアツプ限界電圧
VLUよりも低く設定したことを特徴とする。
導体基板中に形成された反対導電型のウエル層、
該半導体基板中に形成された反対導電型のチヤネ
ルのMISトランジスタ及び該ウエル層に設けられ
た一導電型のチヤネルのMISトランジスタを有
し、高電位源VDDと低電位源VSSとの間に該一導
電型のチヤネルのMISトランジスタ及び反対導電
型のチヤネルのMISトランジスタを有する所定の
回路を構成してなる相補型MIS集積回路装置に於
いて、該高電位源VDDと低電位源VSSとの間に挿
入され、前記所定の回路と並列になる定電圧回路
装置を該半導体基板または該ウエル層中に設け、
該定電圧回路装置が作動する電圧を該高電位源
VDDの電圧よりも高く且つラツチアツプ限界電圧
VLUよりも低く設定したことを特徴とする。
第５図は本発明の基本構成図である。定電圧回
路装置の作動電圧を、第３図のラツチアツプ限界
電圧VLUを下回る様に設定しておけば、電源から
のスパイワノイズが加わつたり、電源電圧が上昇
しようとしたりしてもＣ MOS回路の高電位源
VDDと低電位源VSSの間の電圧は、定電圧回路装
置の作動電圧で押えられるので、ラツチアツプ領
域に移行しない。
路装置の作動電圧を、第３図のラツチアツプ限界
電圧VLUを下回る様に設定しておけば、電源から
のスパイワノイズが加わつたり、電源電圧が上昇
しようとしたりしてもＣ MOS回路の高電位源
VDDと低電位源VSSの間の電圧は、定電圧回路装
置の作動電圧で押えられるので、ラツチアツプ領
域に移行しない。
以下、本発明の一実施例を図面に従つて詳細に
説明する。
説明する。
第６図は本発明の一実施例である。本実施例で
は、高電位源VDDと低電位源VSSとの間にｐチヤ
ネルMISトランジスタTp及びｎチヤネルMISト
ランジスタTNよりなるインバータ回路が設けら
れ、定電圧回路装置としてツエナーダイオードZD
がVDDとVSSの間にインバータ回路と並列に設け
られ、その定電圧特性を利用している。
は、高電位源VDDと低電位源VSSとの間にｐチヤ
ネルMISトランジスタTp及びｎチヤネルMISト
ランジスタTNよりなるインバータ回路が設けら
れ、定電圧回路装置としてツエナーダイオードZD
がVDDとVSSの間にインバータ回路と並列に設け
られ、その定電圧特性を利用している。
すなわち、VDDとVSSの間にラツチアツプを起
こすようなスパイワノイズが加わるか、過大電圧
が印加されても、VDDとVSSの間の電圧は、ツエ
ナーダイオードZDの逆方向降伏を起こす電圧に押
えられるのでラツチアツプは起こらない。第７図
は第６図の実施例の素子の断面図である。１，２
はツエナーダイオード、３，４，５はＮチヤネル
MOSトランジスタのソース、チヤネル、ドレイ
ン、８，９，１０はｐチヤネルMOSトランジス
タのドレイン、チヤネル、ソース、２，６，７，
１１はガードリングである。本方法によれば、電
源にノイズが混入したり電源電圧が大幅に上昇し
ても、ラツチアツプが起きない。また、ツエナー
ダイオードZDを追加するだけなので集積度もほと
んど低下しない。
こすようなスパイワノイズが加わるか、過大電圧
が印加されても、VDDとVSSの間の電圧は、ツエ
ナーダイオードZDの逆方向降伏を起こす電圧に押
えられるのでラツチアツプは起こらない。第７図
は第６図の実施例の素子の断面図である。１，２
はツエナーダイオード、３，４，５はＮチヤネル
MOSトランジスタのソース、チヤネル、ドレイ
ン、８，９，１０はｐチヤネルMOSトランジス
タのドレイン、チヤネル、ソース、２，６，７，
１１はガードリングである。本方法によれば、電
源にノイズが混入したり電源電圧が大幅に上昇し
ても、ラツチアツプが起きない。また、ツエナー
ダイオードZDを追加するだけなので集積度もほと
んど低下しない。
第８図ａ，ｂは本発明のＣ MOS NANDゲ
ート回路への実施例とその真理値表、第９図は本
発明のＣ MOS NORゲート回路への実施例と
その真理値表で、いずれもTp1，Tp2はＰチヤネ
ルトランジスタ、TN1，TN2はＮチヤネルトラン
ジスタ、ZDは定電圧回路装置のツエナーダイオー
ド、Ａ，Ｂは入力端子、Ｓは出力端子である。
ート回路への実施例とその真理値表、第９図は本
発明のＣ MOS NORゲート回路への実施例と
その真理値表で、いずれもTp1，Tp2はＰチヤネ
ルトランジスタ、TN1，TN2はＮチヤネルトラン
ジスタ、ZDは定電圧回路装置のツエナーダイオー
ド、Ａ，Ｂは入力端子、Ｓは出力端子である。
本発明によれば、Ｃ MOS集積回路内に小さ
な定電圧回路を付加するだけで、電源からの雑音
や電源電圧上昇によるラツチアツプを防止できる
という効果がある。
な定電圧回路を付加するだけで、電源からの雑音
や電源電圧上昇によるラツチアツプを防止できる
という効果がある。
さらに、定電圧回路として基板内に設けたツエ
ナーダイオードを用いれば、集積度を損うことな
くＣ MOS集積回路を形成することができる。
ナーダイオードを用いれば、集積度を損うことな
くＣ MOS集積回路を形成することができる。
また、通常の動作状態では、ツエナーダイオー
ドZDは何ら動作を制限するようなことは行なわな
い。
ドZDは何ら動作を制限するようなことは行なわな
い。
第１図は、Ｃ MOSインバータの基本的な回
路図、第２図は、モノリシツクＣ MOS集積回
路の素子構造図、第３図は、第２図一点鎖線アに
沿つたPNPN構造の電圧・電流特性、第４図は、
従来技術によるラツチアツプ防止方法の一例、第
５図は、本発明の基本構成図、第６図は、本発明
の一実施例を示す回路図、第７図は、第６図の回
路の素子構造図、第８図ａ，ｂは、本発明の他の
実施例のNAND回路の回路図とその真理値表、
第９図ａ，ｂは、本発明の他のNOR回路の回路
図とその真理値表である。 図中、TpはＰチヤネルMISトランジスタ、TN
はＮチヤネルMISトランジスタ、一点鎖線アはラ
ツチアツプの跡筋、ZDはツエナーダイオードであ
る。
路図、第２図は、モノリシツクＣ MOS集積回
路の素子構造図、第３図は、第２図一点鎖線アに
沿つたPNPN構造の電圧・電流特性、第４図は、
従来技術によるラツチアツプ防止方法の一例、第
５図は、本発明の基本構成図、第６図は、本発明
の一実施例を示す回路図、第７図は、第６図の回
路の素子構造図、第８図ａ，ｂは、本発明の他の
実施例のNAND回路の回路図とその真理値表、
第９図ａ，ｂは、本発明の他のNOR回路の回路
図とその真理値表である。 図中、TpはＰチヤネルMISトランジスタ、TN
はＮチヤネルMISトランジスタ、一点鎖線アはラ
ツチアツプの跡筋、ZDはツエナーダイオードであ
る。
Claims (1)
- 【特許請求の範囲】 １ 一導電型よりなる半導体基板、 該半導体基板中に形成された反対導電型のウエ
ル層、 該半導体基板中に形成された反対導電型のチヤ
ネルのMISトランジスタ及び該ウエル層に設けら
れた一導電型のチヤネルのMISトランジスタを有
し、 高電位源VDDと低電位源VSSとの間に該一導電
型のチヤネルのMISトランジスタ及び反対導電型
のチヤネルのMISトランジスタを有する所定の回
路を構成してなる相補型MIS集積回路装置に於い
て、 該高電位源VDDと低電位源VSSとの間に挿入さ
れ、前記所定の回路と並列になる定電圧回路装置
を該半導体基板または該ウエル層中に設け、該定
電圧回路装置が作動する電圧を該高電位源VDDの
電圧よりも高く且つラツチアツプ限界電圧VLUよ
りも低く設定したことを特徴とする相補型MIS集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56042213A JPS57157558A (en) | 1981-03-23 | 1981-03-23 | Complementary mis integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56042213A JPS57157558A (en) | 1981-03-23 | 1981-03-23 | Complementary mis integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57157558A JPS57157558A (en) | 1982-09-29 |
| JPS649737B2 true JPS649737B2 (ja) | 1989-02-20 |
Family
ID=12629749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56042213A Granted JPS57157558A (en) | 1981-03-23 | 1981-03-23 | Complementary mis integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57157558A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925261A (ja) * | 1982-08-02 | 1984-02-09 | Hitachi Ltd | Ｃｍｏｓ集積回路装置 |
| JPH0770612B2 (ja) * | 1987-12-14 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146188A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5499584A (en) * | 1977-12-20 | 1979-08-06 | Citizen Watch Co Ltd | Silicon gate complementary mos integrated circuit |
| JPS5587391A (en) * | 1978-12-22 | 1980-07-02 | Hitachi Ltd | Semiconductor memory circuit device |
-
1981
- 1981-03-23 JP JP56042213A patent/JPS57157558A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57157558A (en) | 1982-09-29 |
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