JPS645341B2 - - Google Patents
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- Publication number
- JPS645341B2 JPS645341B2 JP2148583A JP2148583A JPS645341B2 JP S645341 B2 JPS645341 B2 JP S645341B2 JP 2148583 A JP2148583 A JP 2148583A JP 2148583 A JP2148583 A JP 2148583A JP S645341 B2 JPS645341 B2 JP S645341B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- parent
- address
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 83
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理システムに関し、特にマ
ルチプロセツサシステムの共有メモリ方式に好適
なデータ処理システムに関するものである。
ルチプロセツサシステムの共有メモリ方式に好適
なデータ処理システムに関するものである。
〔従来技術〕
従来、個々のメモリはそれぞれ唯一のアドレツ
シングを行つており、同一アドレスのメモリが複
数個存在することはない。もし、同一アドレスに
設定されたメモリを複数個設けた場合には、各メ
モリは他のメモリとは無関係に独立して動作する
ので、あるアドレスで各メモリをアクセスする
と、複数個のメモリが同時にアクセスされること
になり、特定のメモリを指定できないため、正常
な動作を保証することができない。
シングを行つており、同一アドレスのメモリが複
数個存在することはない。もし、同一アドレスに
設定されたメモリを複数個設けた場合には、各メ
モリは他のメモリとは無関係に独立して動作する
ので、あるアドレスで各メモリをアクセスする
と、複数個のメモリが同時にアクセスされること
になり、特定のメモリを指定できないため、正常
な動作を保証することができない。
従来、各々メモリを備えた複数のプロセツサか
らなるマルチプロセツサ・システムにおいては、
各プロセツサ間のインタフエースを途中にレジス
タを介したDMA方式で実現しているが、今後は
プロセツサが直接相手方プロセツサのメモリをア
クセスする共有方式が用いられるものと思われ
る。その際に、共有メモリのアドレツシングをす
べて異なつたものにしなければならず、メモリの
コストアツプを招く。
らなるマルチプロセツサ・システムにおいては、
各プロセツサ間のインタフエースを途中にレジス
タを介したDMA方式で実現しているが、今後は
プロセツサが直接相手方プロセツサのメモリをア
クセスする共有方式が用いられるものと思われ
る。その際に、共有メモリのアドレツシングをす
べて異なつたものにしなければならず、メモリの
コストアツプを招く。
本発明の目的は、メモリのコストアツプを招く
ことなくあるプロセツサが直接相手のプロセツサ
のメモリをアクセスできるようなデータ処理シス
テムを提供することにある。
ことなくあるプロセツサが直接相手のプロセツサ
のメモリをアクセスできるようなデータ処理シス
テムを提供することにある。
本発明のデータ処理システムは、専用の第１の
メモリに接続された第１のプロセツサと、該第１
のプロセツサとはそれぞれ独立な複数の第２のプ
ロセツサと、該第２のプロセツサの各々に対応し
て設けられた該第１のメモリとは独立な第２のメ
モリであつて第１プロセツサ及び対応する該第２
のプロセツサからのアクセスを受け付けるように
なつているものとを備え、該第２のメモリの各々
は、対応する対応する第２プロセツサに対しては
その全エリアをアクセス対象とし、また該第１プ
ロセツサに対しては該第２プロセツサ毎に任意に
設定可能な一部のエリアをアクセス対象とするデ
ータ処理システムにおいて、前記第２メモリ毎に
設けられ、前記一部のエリアのアドレスをそれぞ
れ設定する手段と、該設定されたエリアのアドレ
スとアクセスアドレスとを比較する手段と、該比
較が一致したとき前記第１メモリへのアクセスを
禁止し、該一致したアドレスが設定されている第
２メモリをアクセスする手段とを有することに特
徴がある。
メモリに接続された第１のプロセツサと、該第１
のプロセツサとはそれぞれ独立な複数の第２のプ
ロセツサと、該第２のプロセツサの各々に対応し
て設けられた該第１のメモリとは独立な第２のメ
モリであつて第１プロセツサ及び対応する該第２
のプロセツサからのアクセスを受け付けるように
なつているものとを備え、該第２のメモリの各々
は、対応する対応する第２プロセツサに対しては
その全エリアをアクセス対象とし、また該第１プ
ロセツサに対しては該第２プロセツサ毎に任意に
設定可能な一部のエリアをアクセス対象とするデ
ータ処理システムにおいて、前記第２メモリ毎に
設けられ、前記一部のエリアのアドレスをそれぞ
れ設定する手段と、該設定されたエリアのアドレ
スとアクセスアドレスとを比較する手段と、該比
較が一致したとき前記第１メモリへのアクセスを
禁止し、該一致したアドレスが設定されている第
２メモリをアクセスする手段とを有することに特
徴がある。
第１図は、本発明の実施例を示すマルチプロセ
ツサの構成図である。
ツサの構成図である。
第１図に示すマルチプロセツサでは、親プロセ
ツサGPのバス（GPバス）Ｂ１に３個の子プロセ
ツサLP１〜３が、各々の子メモリLM１〜３を
介して接続されている。子メモリLM１〜３は
各々64Kバイト程度の容量があり、そのうち16K
バイト程度は親プロセツサからもアクセス可能な
共有エリア（第１図中斜線部）COである。親メ
モリGMは、1Mバイト程度の容量があり、子プ
ロセツサLP１〜３からはアクセスできない。
ツサGPのバス（GPバス）Ｂ１に３個の子プロセ
ツサLP１〜３が、各々の子メモリLM１〜３を
介して接続されている。子メモリLM１〜３は
各々64Kバイト程度の容量があり、そのうち16K
バイト程度は親プロセツサからもアクセス可能な
共有エリア（第１図中斜線部）COである。親メ
モリGMは、1Mバイト程度の容量があり、子プ
ロセツサLP１〜３からはアクセスできない。
第２図は、第１図に示す各々メモリの関連図で
ある。
ある。
親プロセツサGPは、１メガ・バイトのメモリ
アドレスを有する親メモリGMのすべてのエリア
をアクセスできる。第２図中、斜線で示した部分
は親プロセツサGPからアクセス可能なメモリ・
エリアを表している。そして、親メモリGMの０
番地から1M番地までの間で、各子メモリLM１，
２，３と重複するアドレスを有しているが、その
うち問題となる部分は子メモリLM１〜３の共有
エリアCOと重なる親メモリGMのエリア（空白
部で示す）である。これらのエリアは、いずれも
親プロセツサGPからアドレス可能であるため、
この重複するアドレスのときには、子メモリLM
１〜３の共有エリア（各16Kバイト）を優先的に
アクセスするものとする。つまり、子メモリLM
１〜３の共有エリアを優先メモリ、親メモリGM
の重複エリア（第２図の空白部）を非優先メモリ
とする。しかし、親プロセツサGPが子メモリ
LM１〜３の共有エリアの内容を読み出すため
に、アドレス信号を送出すると、このアドレス信
号は親メモリGMにも出力されるので、データ・
バス（GPバス）Ｂ１上に両メモリ（LM１，２
または３、およびGM）からのデータが出力され
てしまう。これを避けるために、本発明では、各
子メモリLM１〜３に動作抑止信号（LMBSY）
発生回路を設け、親プロセツサGPからのアドレ
スが子メモリLM１〜３の共有エリアのアドレス
に一致する場合には、上記LMBSY信号が発生さ
れるようにしておく。LMBSY信号が“１”のと
き、親メモリGMのイネーブル信号であるGM選
択信号が“０”になるようにしておけば、親メモ
リGMは動作しないため、子メモリLM１〜３の
みがアクセスされる。
アドレスを有する親メモリGMのすべてのエリア
をアクセスできる。第２図中、斜線で示した部分
は親プロセツサGPからアクセス可能なメモリ・
エリアを表している。そして、親メモリGMの０
番地から1M番地までの間で、各子メモリLM１，
２，３と重複するアドレスを有しているが、その
うち問題となる部分は子メモリLM１〜３の共有
エリアCOと重なる親メモリGMのエリア（空白
部で示す）である。これらのエリアは、いずれも
親プロセツサGPからアドレス可能であるため、
この重複するアドレスのときには、子メモリLM
１〜３の共有エリア（各16Kバイト）を優先的に
アクセスするものとする。つまり、子メモリLM
１〜３の共有エリアを優先メモリ、親メモリGM
の重複エリア（第２図の空白部）を非優先メモリ
とする。しかし、親プロセツサGPが子メモリ
LM１〜３の共有エリアの内容を読み出すため
に、アドレス信号を送出すると、このアドレス信
号は親メモリGMにも出力されるので、データ・
バス（GPバス）Ｂ１上に両メモリ（LM１，２
または３、およびGM）からのデータが出力され
てしまう。これを避けるために、本発明では、各
子メモリLM１〜３に動作抑止信号（LMBSY）
発生回路を設け、親プロセツサGPからのアドレ
スが子メモリLM１〜３の共有エリアのアドレス
に一致する場合には、上記LMBSY信号が発生さ
れるようにしておく。LMBSY信号が“１”のと
き、親メモリGMのイネーブル信号であるGM選
択信号が“０”になるようにしておけば、親メモ
リGMは動作しないため、子メモリLM１〜３の
みがアクセスされる。
なお、第１図に示すように、子メモリLM１〜
３にはスイツチSWが設けられているが、これは
親プロセツサGPと子プロセツサLP１〜３で子メ
モリLM１〜３を時分割的にアクセスするためで
ある。
３にはスイツチSWが設けられているが、これは
親プロセツサGPと子プロセツサLP１〜３で子メ
モリLM１〜３を時分割的にアクセスするためで
ある。
第３図は、動作抑止信号による各メモリ内の関
連ブロツク図である。
連ブロツク図である。
親プロセツサGPから、GPバスＢ１を介して子
メモリLM１〜３のいずれかの共有エリアCOが
アクセスされると、該当する子メモリLM１〜３
のコンパレータ１４〜１６において、各LMアド
レス１７〜１９と比較することにより一致するの
で、子メモリの選択信号Ｓ１〜３の１つが“１”
となる。同時に、オープン・コレクタのゲート１
１〜１３の１つがオンとなり、動作抑止信号
LMBSYとなつて親メモリGMに入力し、ゲート
２０を閉じて、親メモリの選択信号SGを“０”
にする。したがつて、親プロセツサGPからコン
トロール線（Ｗ／Ｒ）が送出されたとき、親メモ
リの選択信号SGが“０”になつているため、フ
リツプ・フロツプFFはリセツトされたままであ
り、セツト出力は“０”となつて親メモリGMは
動作しない。
メモリLM１〜３のいずれかの共有エリアCOが
アクセスされると、該当する子メモリLM１〜３
のコンパレータ１４〜１６において、各LMアド
レス１７〜１９と比較することにより一致するの
で、子メモリの選択信号Ｓ１〜３の１つが“１”
となる。同時に、オープン・コレクタのゲート１
１〜１３の１つがオンとなり、動作抑止信号
LMBSYとなつて親メモリGMに入力し、ゲート
２０を閉じて、親メモリの選択信号SGを“０”
にする。したがつて、親プロセツサGPからコン
トロール線（Ｗ／Ｒ）が送出されたとき、親メモ
リの選択信号SGが“０”になつているため、フ
リツプ・フロツプFFはリセツトされたままであ
り、セツト出力は“０”となつて親メモリGMは
動作しない。
このように、本実施例によれば、親プロセツサ
GPから見た各子メモリLM１〜３の共有エリア
COは、共有エリアCO相互間でアドレスの重複が
存在しない限り、１メガ・バイトの空間の中で親
メモリGMの実装、未実装にかかわらず、アドレ
スを設定できる利点がある。
GPから見た各子メモリLM１〜３の共有エリア
COは、共有エリアCO相互間でアドレスの重複が
存在しない限り、１メガ・バイトの空間の中で親
メモリGMの実装、未実装にかかわらず、アドレ
スを設定できる利点がある。
なお、親メモリと子メモリに限定されず、複数
個のメモリ間で優先メモリと非優先メモリを設け
ることにより、本発明を適用することができる。
個のメモリ間で優先メモリと非優先メモリを設け
ることにより、本発明を適用することができる。
本発明によれば、メモリのコストアツプを招く
ことなくあるプロセツサが直接相手のプロセツサ
のメモリをアクセスできる。具体的にの述べる
と、従来はバス上でデータが衝突しないようにす
るため共有エリアと同一の親メモリのアドレスに
はメモリを実装することはできなかつた。このた
め、例えば16Kバイトの共有エリアを複数の子メ
モリの任意のアドレスに実装するには、親メモリ
の任意のアドレスに16Kバイト単位の未実装エリ
アを設定しなければならなかつた。このため親メ
モリ自体を16Kバイトのダイナミツク素子
（DRAM）で構成しなければならず、その数が相
当なものになりコストアツプを招いていた。これ
に対して、本発明では共有エリアと同一のアドレ
スにもメモリを実装できるので、従来のように親
メモリを16KバイトのDRAMで構成する必要は
なくコストアツプを招くことはない。
ことなくあるプロセツサが直接相手のプロセツサ
のメモリをアクセスできる。具体的にの述べる
と、従来はバス上でデータが衝突しないようにす
るため共有エリアと同一の親メモリのアドレスに
はメモリを実装することはできなかつた。このた
め、例えば16Kバイトの共有エリアを複数の子メ
モリの任意のアドレスに実装するには、親メモリ
の任意のアドレスに16Kバイト単位の未実装エリ
アを設定しなければならなかつた。このため親メ
モリ自体を16Kバイトのダイナミツク素子
（DRAM）で構成しなければならず、その数が相
当なものになりコストアツプを招いていた。これ
に対して、本発明では共有エリアと同一のアドレ
スにもメモリを実装できるので、従来のように親
メモリを16KバイトのDRAMで構成する必要は
なくコストアツプを招くことはない。
第１図は本発明の実施例を示すマルチプロセツ
サの構成図、第２図は第１図に示す各メモリの関
連図、第３図は第１図の各メモリ内の動作抑止信
号に関連する回路図である。 GP：親プロセツサ、GM：親メモリ、LP１〜
３：子プロセツサ、LM１〜３：子メモリ、
CO：共有エリア、Ｂ１：GPバス、LMBSY：動
作抑止信号（線）。
サの構成図、第２図は第１図に示す各メモリの関
連図、第３図は第１図の各メモリ内の動作抑止信
号に関連する回路図である。 GP：親プロセツサ、GM：親メモリ、LP１〜
３：子プロセツサ、LM１〜３：子メモリ、
CO：共有エリア、Ｂ１：GPバス、LMBSY：動
作抑止信号（線）。
Claims (1)
- １ 専用の第１のメモリに接続された第１のプロ
セツサと、該第１プロセツサとはそれぞれ独立な
複数の第２のプロセツサと、該第２プロセツサの
各々に対応して設けられた該第１のメモリとは独
立な第２のメモリであつて該第１プロセツサ及び
対応する該第２プロセツサからのアクセスを受け
付けるようになつているものとを備え、該第２メ
モリの各々は、対応する第２プロセツサに対して
はその全エリアをアクセス対象とし、また該第１
プロセツサに対しては該第２プロセツサ毎に任意
に設定可能な一部のエリアをアクセス対象とする
データ処理システムにおいて、前記第２メモリ毎
に設けられ、前記一部のエリアのアドレスをそれ
ぞれ設定する手段と、該設定されたエリアのアド
レスとアクセスアドレスとを比較する手段と、該
比較が一致したとき前記第１メモリへのアクセス
を禁止し、該一致したアドレスが設定されている
第２メモリをアクセスする手段とを有することを
特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148583A JPS59148966A (ja) | 1983-02-14 | 1983-02-14 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148583A JPS59148966A (ja) | 1983-02-14 | 1983-02-14 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148966A JPS59148966A (ja) | 1984-08-25 |
| JPS645341B2 true JPS645341B2 (ja) | 1989-01-30 |
Family
ID=12056273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148583A Granted JPS59148966A (ja) | 1983-02-14 | 1983-02-14 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148966A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259345A (ja) * | 1985-05-13 | 1986-11-17 | Panafacom Ltd | 障害監視回路制御方式 |
| JPS62127963A (ja) * | 1985-11-29 | 1987-06-10 | Fujitsu Ltd | マルチプロセサシステム |
| JPS62174843A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | メモリ優先切替方式 |
| JP2610971B2 (ja) * | 1988-11-29 | 1997-05-14 | 日本電気株式会社 | 中央処理装置間ダイレクトメモリアクセス方式 |
| JPH05282198A (ja) * | 1991-03-12 | 1993-10-29 | Oki Electric Ind Co Ltd | Ｄｍａ転送方式 |
-
1983
- 1983-02-14 JP JP2148583A patent/JPS59148966A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59148966A (ja) | 1984-08-25 |
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