JP3049710B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置に関し、特に一部が
共通な異なる複数のデータを格納する不揮発性半導体記
憶装置に関する。

〔従来の技術〕

従来、この種の不揮発性半導体記憶装置は、その装置
の記憶容量以下のデータが格納されている。

〔発明が解決しようとする課題〕

上述した従来の不揮発性半導体記憶装置は、記憶容量
以下のデータが格納されているので、それ以上の記憶容
量を必要とする場合には、記憶容量を増加させるか、あ
るいは複数個の不揮発性半導体記憶装置を用いることに
なる。特に、一部が共通な複数個のデータを記憶すると
き、共通するデータにもかかわらず、必要以上の記憶容
量を必要とするという欠点がある。

本発明の目的は、かかる一部に共通データを有する複
数個のデータを記憶容量を大幅に増大させることなく格
納することのできる不揮発性半導体記憶装置を提供する
ことにある。

〔課題を解決するための手段〕

本発明の不揮発性半導体記憶装置は、一部が共通な第
１および第２のデータに対し、共通部を記憶するための
データエリアと，前記データエリア以外の空エリアに形
成され且つ相違部を記憶するためのサブデータエリアと
を備えたROM部と、アドレス信号を入力し、そのアドレ
スが前記ROM部の前記データエリア内であるか否かを判
定するアドレス判定回路と、アドレス変換データ信号に
より活性／非活性を制御されるとともに、前記アドレス
判定回路の出力を入力し、前記第１および第２のデータ
の相違部のアドレスが入力されたとき、前記データエリ
アを指定するアドレスと前記サブデータエリアを指定す
るアドレスを差し換える第一および第二のアドレス変換
回路とを有し、前記第一および第二のアドレス変換回路
の出力により前記ROM部の前記データエリアと前記サブ
データエリアへのアクセスを実現するように構成してい
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第一の実施例を示す不揮発性半導体
記憶装置のブロック図である。

第１図に示すように、本実施例は入力アドレス信号８
を判定するアドレス判定回路１と、この判定回路１の出
力を変換する二つのアドレス変換回路２および３と、こ
れら変換回路２および３よりアクセスされるとともに、
データエリアおよび空エリアを有し且つこの空エリアに
サブデータエリアを有するROM部４と、アドレス判定回
路１のデータ信号６より制御されてROM部４から読出し
たデータを判定し、その結果を出力信号12として出力す
るデータ判定回路５とを備えている。また、上述したア
ドレス変換回路２および３はアドレス変換データ信号７
により直接およびインバータ13を介して制御される。さ
らに、9,10は内部アドレス信号、11は内部データ信号で
ある。

第２図は第１図におけるROM部に格納されているデー
タの概念図である。

第２図に示すように、ROM部内には共通部のデータエ
リア14と、空エリア15と、空エリア15に格納したデータ
１とデータ２の相違部を格納するサブデータエリア16と
を有している。

次に、第１図および第２図を用いて記憶装置の回路動
作を説明する。

まず、入力アドレス信号を入力すると、アドレス判定
回路１でそのアドレスがデータエリア14内であるか否か
判定する。もし、データエリア14内である場合には、デ
ータ信号６には“0"を転送し、且つ内部アドレス信号９
には入力アドレスをそのまま転送する。それと同時にア
ドレス変換データ信号７にはアクセスするデータがデー
タ１ならば“1"を、またデータ２ならば“0"を送出す
る。また、第一および第二のアドレス変換回路２および
３はアドレス変換データ信号７から“1"が送られたとき
に動作する。このアドレス変換回路３はデータ１とデー
タ２の相違部のアドレスが入力された場合、データエリ
ア14とサブデータエリア16とのアドレスを差し換える機
能を有している。

次に、かかる変換処理の後、アドレス信号は内部アド
レス信号10として送出されるので、ROM部４にアクセス
される。このROM部４内のデータは内部データ信号11と
して読出され、データ判定回路５に転送される。このデ
ータ判定回路５はアドレス判定回路１からデータ信号６
として送られる信号が“0"である場合は、それを無視し
て出力信号12として内部データ信号11から送られたデー
タを伝える。

一方、入力されたアドレスがデータエリア14内ではな
い場合、アドレス判定回路１によってデータ信号６には
“1"が伝えられ、また内部アドレス信号９にはアドレス
“0000"が送出される。従って、データ判定回路５は、
データ信号６から送られる信号が“1"である場合、内部
データ信号11から送られるデータを無視して出力信号12
にデータ“0"を送出する。

以上のように、ROM4を形成した２種類のデータエリア
へのアクセスが可能になる。

第３図は本発明の第二の実施例を示す不揮発性半導体
記憶装置のブロック図である。

第３図に示すように、本実施例はアドレス判定回路を
第一および第二のアドレス変換回路２および３内に設
け、データ判定回路を削除した例である。この場合はRO
M部４内に特定エリアを設けて解決している。すなわ
ち、本実施例は第一のアドレス変換回路２と第二のアド
レス変換回路３とで入力アドレス信号８を変換し、内部
アドレス信号10を作成してROM部４にアクセスし且つ読
み出すことにより出力信号12を得るものである。尚、ア
ドレス変換データ信号７やインバータ13については、前
述した第一の実施例と同様である。

第４図は第３図におけるROM部に格納されているデー
タの概念図である。

第４図に示すように、ROM部４はデータ１を格納する
データエリア14と、空エリア15とからなり、その空エリ
ア15にはデータ１とデータ２の相違部を格納したサブデ
ータエリア16が設けられている。また、空エリア15内に
は、特定のアドレス、例えば7F7Fにデータ“0"を格納し
たデータ“0"部17が設けられる。

かかる第二の実施例においては、第一のアドレス変換
回路２および第二のアドレス変換回路３にアドレスを判
定する機能を有しているので、入力された入力アドレス
信号８が、データエリア14内でない場合は、内部アドレ
ス信号10には特定のアドレス（例えば、7F7F）を出力す
る。しかるに、ROM部４内では、特定のアドレス（例え
ば7F7F）のデータはデータ“0"部17になっているので、
出力信号12にデータ“0"を送出する。

このように、本実施例では、ROM4の空エリア15にサブ
データエリア16とは別の特定領域17を設けることによ
り、前述した第一の実施例と同様の機能を簡単な構成で
実現することができるという利点がある。

〔発明の効果〕

以上説明したように、本発明の不揮発性半導体記憶装
置はアドレス判定回路とアドレス変換回路のデータエリ
アおよび空エリアを有するROM部を有し且つ前記空エリ
アにサブデータエリアを設けることにより、記憶容量を
増大させることなく一部が共通な複数種類のデータを格
納できるので、記憶容量以上に使用することができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す不揮発性半導体記
憶装置のブロック図、第２図は第１図におけるROM部デ
ータの概念図、第３図は本発明の第二の実施例を示す不
揮発性半導体記憶装置のブロック図、第４図は第３図に
おけるROMデータの概念図である。 １……アドレス判定回路、2,3……アドレス変換回路、
４……ROM部、５……データ判定回路、６……データ信
号、７……アドレス変換データ信号、８……入力アドレ
ス信号、9,10……内部アドレス信号、11……内部データ
信号、12……出力信号、13……インバータ、14……デー
タエリア、15……空エリア、16……サブデータエリア、
17……特定領域（データ“0"部）。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一部が共通な第１および第２のデータに対
   し、共通部を記憶するためのデータエリアと，前記デー
   タエリア以外の空エリアに形成され且つ相違部を記憶す
   るためのサブデータエリアとを備えたROM部と、アドレ
   ス信号を入力し、そのアドレスが前記ROM部の前記デー
   タエリア内であるか否かを判定するアドレス判定回路
   と、アドレス変換データ信号により活性／非活性を制御
   されるとともに、前記アドレス判定回路の出力を入力
   し、前記第１および第２のデータの相違部のアドレスが
   入力されたとき、前記データエリアを指定するアドレス
   と前記サブデータエリアを指定するアドレスを差し換え
   る第一および第二のアドレス変換回路とを有し、前記第
   一および第二のアドレス変換回路の出力により前記ROM
   部の前記データエリアと前記サブデータエリアへのアク
   セスを実現することを特徴とする不揮発性半導体記憶装
   置。