JPH10254767A - メモリ制御装置及び該メモリ制御装置によるメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 同一バス上にノイマン及びハーバードプロセ
ッサの両方を接続しても各バスアーキテクチャが構築で
き、相互に他方の或いは共通のメモリへのアクセスを可
能にするメモリ制御装置を提供する。 【解決手段】 メモリコントローラ３では、各バスアー
キテクチャを構築するノイマンプロセッサ４及びハーバ
ードプロセッサ５のそれぞれからバスの確保にもとづい
て生成されるリクエスト信号２５，２６によってバスア
ーキテクチャを確認し、それによってバスアーキテクチ
ャとしてバス２４を介してノイマン型及びハーバード型
を構築し、メモリａ１，ｂ２から必要な情報を取得する
ように動作される。この構造では、同時に命令とデータ
を読み出す場合でも２ブロックのメモリａ１及びメモリ
ｂ２が有れば実現でき、かつ、それぞれのアーキテクチ
ャの性能を発揮することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】電子計算機などのプロセッサ
を含むデジタル処理回路として必要不可欠なメモリへの
アクセスに関するもので、同一バス上に、ハーバードア
ーキテクチャと標準（ノイマン）アーキテクチャを混在
させることを可能とするバスを介して行われるアクセス
システムを構築するためのメモリ制御装置に関する。

【０００２】

【従来の技術】プロセッサによりバスを介してメモリへ
アクセスする従来のアクセス方式において、ハーバード
アーキテクチャと呼ばれる、命令とデータとを異なるバ
スから取得する方式とノイマンアーキテクチャと呼ばれ
る、命令とデータを１つのバスから取得する方式とがあ
る。しかしながら、こうした異なるバスアーキテクチャ
を構成するためのプロセッサなどのデバイスを同一バス
に接続し、バス上で両方式を混在させても両方のアーキ
テクチャが成立するシステムを構築することは不可能で
あった。

【０００３】この点を解決するために、従来では、次の
例に示す方法が考えられた。図３は、上述のハーバード
及びノイマンの両方式によるメモリを相互にアクセス可
能とするために考えられた従来のシステムの一例を示す
図である。図３において、ハーバードプロセッサ３３が
ノイマンプロセッサ３１により構築されるアーキテクチ
ャにあるメモリ４１，４２領域にあるプログラム（メモ
リａ）とデータ（メモリｂ）をアクセスするにはバス変
換ブロック３２を経由してメモリコントローラ３０によ
ってメモリａ４１またはメモリｂ４２に対し命令とデー
タの計２回のアクセスが必要である。逆に、ノイマンプ
ロセッサ３１からバーバードプロセッサ３３のメモリｃ
４１′，メモリｄ４２′にアクセスするためには、バス
変換ブロック３２を経由して命令及びデータ用のそれぞ
れのメモリコントローラ３４，３５によってメモリｃ４
１′またはメモリｄ４２′に対しアクセスする必要があ
る。

【０００４】また、図４は、ハーバード及びノイマン方
式の相互アクセスを可能にするためのもう１つの従来シ
ステムの例を示す図である。図４において、ノイマンプ
ロセッサ３１からハーバードプロセッサ３３′のメモリ
ｃ４１′及びメモリｄ４２′の領域へのアクセスはハー
バードプロセッサ３３′の専用ポートへ３２ビットの入
力を行う必要があり、ハーバードプロセッサ３３′を介
して間接的にしか行えないことになる。この例では、ハ
ーバードプロセッサ３３′は専用ポートを備え、そこに
ノイマンプロセッサにより書き込んでもらうか、専用ポ
ートにメモリ読み出し回路を持つ必要がある。なお、上
記各従来例において、そこに示されている各メモリコン
トローラ３４，３５（図３及び図４の破線部分）無しで
も、同様のシステムが構成される場合もある。

【０００５】

【発明が解決しようとする課題】このように、異なるバ
スアーキテクチャを混在させる場合、従来において、メ
モリからのデータ読み出しや書き込みが本質的に異な
り、ハーバードアーキテクチャとノイマンアーキテクチ
ャの同一バス上の混在は行われていなかった。この理由
として、基本的にあるアドレス領域をアクセスしようと
した場合、ハーバードアーキテクチャでは同時に命令と
データのアドレスが発生するのに比べ、ノイマンアーキ
テクチャでは命令とかデータ等の何れか一つのアクセス
しか発生しない点が挙げられる。この結果として、それ
ぞれのアーキテクチャを構成するプロセッサ用に独自の
メモリを接続する構成になっていた。本発明は、こうし
た従来技術における問題点に鑑みてなされたもので、同
一バス上でハーバードアーキテクチャとノイマンアーキ
テクチャが混在し得る、すなわち、バスにノイマンプロ
セッサ及びハーバードプロセッサの両方を接続しても相
互に他方の、或いは共通のメモリへアクセスすることを
可能にするメモリ制御装置を提供することをその解決す
べき課題とする。

【０００６】

【課題を解決するための手段】請求項１の発明は、異な
るバスアーキテクチャによるアクセス方式の動作を行う
べく用意されている各プロセッサを備えるメモリ装置に
おけるメモリを共通のバスを介して該プロセッサにより
アクセスを可能にして構成されるメモリシステムにおけ
るメモリ制御装置おいて、前記メモリの読み書きの制御
を行う共通の制御手段と、前記異なるバスアーキテクチ
ャによるアクセス方式にそれぞれ従うバス入力を前記共
通の制御手段への入力信号として処理する各アクセス方
式に対応する信号処理手段と、前記各プロセッサでバス
を確保したことにもとづいて生成され前記メモリ制御装
置自体を制御するために用いる制御用信号から前記異な
るバスアーキテクチャによるアクセス方式の違いを認識
する認識手段と、該認識手段の認識結果によって各アク
セス方式に対応する前記信号処理手段を選択する選択手
段とを備え、該選択手段の動作により前記異なるバスア
ーキテクチャから選択された特定のバスアーキテクチャ
を構築するようにしたものである。

【０００７】請求項２の発明は、請求項１の発明におい
て、前記プロセッサによる前記バス入力を複数ビットの
構成とし、前記メモリとして複数のメモリが用意される
場合に、該複数のメモリの各々に対し同時に読み書きを
行うように該複数のメモリ毎に前記共通の制御手段とし
ての制御バンクを設けるとともに、該制御バンクに対応
した各アクセス方式に対応する前記信号処理手段を設け
るようにしたものである。

【０００８】請求項３の発明は、請求項２の発明におい
て、前記プロセッサがノイマン型バスアーキテクチャ及
びハーバード型バスアーキテクチャを構築すべく用意さ
れるとともに、各アクセス方式に対応する前記信号処理
手段としてのバスマスターデバイスにより前記バスを構
成する複数ビットに対してそのビット順位に応じ前記制
御バンクを割り当て、ハーバード型バスアーキテクチャ
及びノイマン型バスアーキテクチャの構築を可能とする
ようにしたものである。

【０００９】請求項４の発明は、前記プロセッサの動作
に従って前記共通のバスを介して入力されるバス入力に
より請求項１ないし３のいずれかに記載のメモリ制御装
置を動作させることにより前記メモリを制御して前記異
なるバスアーキテクチャによるアクセス方式の動作を行
うことにより前記メモリのアクセスを可能とするメモリ
システムとしたものである。

【００１０】

【発明の実施の形態】ハーバードアーキテクチャとノイ
マンアーキテクチャを構成するように各プロセッサが接
続されているメモリ装置の構成において、本発明による
メモリコントローラは外部からの入力信号によりどちら
のプロセッサからアクセスされているかを認識しバス上
の情報を確保しバスアーキテクチャの切り替えを行うよ
うに動作する。これは、どちらのアーキテクチャかを判
断する回路の判断結果に基づき指定したビット範囲をデ
ータとプログラムの読み書きに使用することを確定し、
必要な情報を取得することと、接続するメモリ点数の削
減を行うことを可能とすることになる。このとき、メモ
リ制御内に各アーキテクチャ毎にキャッシュ的な構造を
組み込むことで、性能の改善を図ることも可能である。
この実施形態において、ハーバードアーキテクチャによ
るアクセスの場合は、上位１６ビットを対象とした命令
用メモリ回路によりアクセスを開始すると同時に、下位
１６ビットを対象としたデータ用メモリ回路もアクセス
を開始する。一方、ノイマンアーキテクチャによるアク
セスの場合、複数バンク間にまたがって上位下位合わせ
た３２ビットで指定されたアドレスへのアクセスを行
う。

【００１１】図１は、本発明によるメモリコントローラ
を備え、バスを介してメモリへアクセスするシステムの
概念図を示す。図１において、メモリコントローラ３で
は、各バスアーキテクチャを構築するノイマンプロセッ
サ４及びハーバードプロセッサ５のそれぞれからバスの
確保にもとづいて生成されるリクエスト信号２５，２６
によってバスアーキテクチャを確認し、それによってバ
スアーキテクチャとしてバス２４を介してノイマン型及
びハーバード型を構築し、メモリ要素から必要な情報を
取得するように動作される。この構造では、同時に命令
とデータを読み出す場合でも２ブロックのメモリａ１及
びメモリｂ２が有れば実現でき、かつ、それぞれのアー
キテクチャの性能を発揮することができる。

【００１２】図２は、図１に示されるメモリコントロー
ラをより具体化したブロック図である。この実施形態を
図２にもとづいてより詳細に説明する。図２において、
本発明によるメモリコントローラ３では、その構成の一
例として、３２ビットの命令を処理するノイマン型アー
キテクチャを構築するプロセッサ４（図１，参照）と１
６ビットの命令を処理するハーバード型アーキテクチャ
を構築するプロセッサ５（図１，参照）がバスを介して
接続されている。従来技術における方法により、バスの
調停がなされることにより発せられるバスリクエスト２
５，２６によりどのプロセッサがバスを確保したかを検
出し、バスアーキテクチャを構築する回路を成立させる
バスアーキテクチャ選択回路２３がその検出に応じた選
択動作を行う。ノイマンプロセッサ４（図１，参照）が
バスを確保した場合、バスアーキテクチャ選択回路２３
によりノイマン型メモリ回路２２が動作しノイマンプロ
セッサ４から出力された３２ビットのアドレスが認識さ
れ、ノイマン型メモリ回路２２からバンクＡ１３及びバ
ンクＢ１４それぞれのメモリアクセス回路１５，１７又
はメモリ読み書き回路１６，１８に各１６ビットの情報
が入力され、バンクＡ１３及びバンクＢ１４の各々から
の１６ビットの出力により指定のメモリａ１及びメモリ
ｂ２にアクセスされ、ノイマンアーキテクチャとしての
メモリからの入出力ができる。

【００１３】同様に、ハーバードプロセッサ５（図１，
参照）がバスを確保した場合、バスアーキテクチャ選択
回路２３によりハーバード型処理回路１９が動作し、ハ
ーバードプロセッサ５から出力された３２ビットの上位
１６ビットでハーバード型命令用メモリ回路２０により
命令の格納されているバンクＡ１３のメモリアクセス回
路１５又はメモリ読み書き回路１６のいずれかを経由し
てメモリａ１をアクセスするとともに、下位１６ビット
でハーバード型データ用メモリ回路２１により命令の格
納されているバンクＢ１４のメモリアクセス回路１７又
はメモリ読み書き回路１８のいずれかを経由してメモリ
ｂ２をアクセスする。この結果、ハーバードアーキテク
チャとして同時にデータと命令の取り込みを行うことが
できる。この例では、上位下位のビット幅でバスの分割
を行ったが、奇数ビット偶数ビットによる分割も考えら
れる。さらに、８ビット幅のハーバードアーキテクチャ
プロセッサ２つがそれぞれ、８ビットの命令とデータを
２組計４系統のアドレスを生成することも可能である。

【００１４】

【発明の効果】

請求項１の効果：従来技術によると、異なるバス空間を
設け、異なるメモリを配置しなければならない分、コス
トの増加や異なるバス上に存在するプロセッサ間で実際
にデータを受け渡さなければならないという問題が生じ
たが、本発明のメモリ制御装置により、異なるバスアー
キテクチャでのバスとメモリの共有化が図れ、部品点数
の削減によるコストダウンが見込まれる。 請求項２の効果：請求項１の効果に加えて、複数のメモ
リのそれぞれから同時に読み書きを行うような動作を可
能にし、より高性能なメモリ装置を構成し得るメモリ制
御装置を提供できる。

【００１５】請求項３の効果：請求項１および２の効果
に加えて、ノイマン型とハーバード型のバスアーキテク
チャという実用的なアーキテクチャを構築するためのメ
モリ制御装置を提供できる。 請求項４の効果：異なるバスアーキテクチャでのバスと
メモリの共有化を可能とするメモリシステムが提供さ
れ、システムが簡略化されコストダウンが見込まれる。
さらに、システムに柔軟性を持たせ、高性能化が図れ
る。

【図面の簡単な説明】

【図１】本発明によるメモリコントローラを備え、バス
を介してメモリへアクセスするメモリシステムの概念図
を示す。

【図２】図１に示されるメモリコントローラをより具体
化したブロック図である。

【図３】ハーバード及びノイマンの両方式で構築される
アーキテクチャによりメモリを相互にアクセス可能とす
るために考えられた従来のメモリシステムの一例を示す
図である。

【図４】ハーバード及びノイマン方式の相互アクセスを
可能にするためのもう１つの従来システムの例を示す図
である。

【符号の説明】

１，４１…メモリａ、２，４２…メモリｂ、３，３０，
３４…命令用メモリコントローラ、４，３１…ノイマン
プロセッサ、５，３３，３３′…ハーバードプロセッ
サ、１３…バンクＡ、１４…バンクＢ、１５，１７…メ
モリアクセス回路、１６，１８…メモリ読み書き回路、
１９…ハーバード型処理回路、２０…ハーバード型命令
メモリ回路、２１…ハーバード型データメモリ回路、２
２…ノイマン型メモリ回路、２３…バスアーキテクチャ
選択回路、２４…バス、２５…バスリクエストノイマ
ン、２６…バスリクエストハーバード、３２…バス変換
ブロック、３５…データ用メモリコントローラ、４１′
…メモリｃ、４２′…メモリｄ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 異なるバスアーキテクチャによるアクセ
   ス方式の動作を行うべく用意されている各プロセッサを
   備えるメモリ装置におけるメモリを共通のバスを介して
   該プロセッサによりアクセスを可能にして構成されるメ
   モリシステムにおけるメモリ制御装置おいて、前記メモ
   リの読み書きの制御を行う共通の制御手段と、前記異な
   るバスアーキテクチャによるアクセス方式にそれぞれ従
   うバス入力を前記共通の制御手段への入力信号として処
   理する各アクセス方式に対応する信号処理手段と、前記
   各プロセッサでバスを確保したことにもとづいて生成さ
   れ前記メモリ制御装置自体を制御するために用いる制御
   用信号から前記異なるバスアーキテクチャによるアクセ
   ス方式の違いを認識する認識手段と、該認識手段の認識
   結果によって各アクセス方式に対応する前記信号処理手
   段を選択する選択手段とを備え、該選択手段の動作によ
   り前記異なるバスアーキテクチャから選択された特定の
   バスアーキテクチャを構築するようにしたことを特徴と
   するメモリ制御装置。
2. 【請求項２】 前記プロセッサによる前記バス入力を複
   数ビットの構成とし、前記メモリとして複数のメモリが
   用意される場合に、該複数のメモリの各々に対し同時に
   読み書きを行うように該複数のメモリ毎に前記共通の制
   御手段としての制御バンクを設けるとともに、該制御バ
   ンクに対応した各アクセス方式に対応する前記信号処理
   手段を設けるようにしたことを特徴とする請求項１記載
   のメモリ制御装置。
3. 【請求項３】 前記プロセッサがノイマン型バスアーキ
   テクチャ及びハーバード型バスアーキテクチャを構築す
   べく用意されるとともに、各アクセス方式に対応する前
   記信号処理手段としてのバスマスターデバイスにより前
   記バスを構成する複数ビットに対してそのビット順位に
   応じ前記制御バンクを割り当て、ハーバード型バスアー
   キテクチャ及びノイマン型バスアーキテクチャの構築を
   可能とするようにしたことを特徴とする請求項２記載の
   メモリ制御装置。
4. 【請求項４】 前記プロセッサの動作に従って前記共通
   のバスを介して入力されるバス入力により請求項１ない
   し３のいずれかに記載のメモリ制御装置を動作させるこ
   とにより前記メモリを制御して前記異なるバスアーキテ
   クチャによるアクセス方式の動作を行うことにより前記
   メモリのアクセスを可能とするメモリシステム。