JPS6410860B2 - - Google Patents

Description

【発明の詳細な説明】 ＜分野＞ 本発明は回線に接続される処理装置の回線制御
方式に関し、特に処理装置による回線以外の機器
に対する処理を効率良く、且つ回線に対し高速に
アクセス可能な回線制御方式に関する。

＜従来技術＞ 一般に高速回線に機構制御を行う複数のユニツ
トを接続し、これらを統轄して本体側で制御する
事により、一定の処理、例えば銀行端末の取引処
理を行う装置が知られている。

また、こうしてユニツトにおいては、回線から
のデータを最優先に処理できる様、ユニツト内の
処理装置に対する割込を最高の優先順位に割付け
ている。

しかしながら、このように回線からのデータを
最優先に割付けると、処理装置による他の処理、
例えば各動作機器の制御が、回線データを受信し
たことにより遅延されることとなる。

また、大型の処理装置においては、回線制御装
置、通信制御装置等、回線データに対する処理に
ついてある程度のインテリジユンシーを持つ装置
を回線側に配置し、これにより回線に対する処理
を逐行させ、処理装置の回線に対する負荷を軽減
させる事が行われている。こうした技術を、上記
ユニツトに採用すると、装置が大型化し高価とな
るため、その機能を少なくし、低価格の部品を採
用する等考えられている。

＜従来技術の欠点＞ 上記ユニツトは一般に、端末装置が処理する事
項として緊急性を要するもの、緊急に回線に接続
された対向側の本体装置等に通知する必要のある
もの等存在する。しかるに、上記手法を採用する
と、緊急性を要する処理に対してはある程度の改
善は見られるが、データを即時に高速に送信でき
ない等の欠点を有している。

＜目的＞ 本発明の目的は、以上の欠点を改善するため、
回線制御装置を効率良く利用し、主処理装置の回
線に対する負荷を軽減でき、更には緊急処理、緊
急送信も可能な回線制御方式を提供する事にあ
る。

＜要点＞ 上記目的を達成するために、本発明では回線に
対して信号を送受する系を２系統設け、且つ一方
の回線制御装置により主処理装置の負荷を分散さ
せ、他方は主処理装置による直接アクセスを可能
にさせる系としておき、これを適宜切替える様に
したものである。

＜実施例＞ 図面は本発明の一実施例のブロツク図である。
図中、Ｔ ＃₀〜 ＃_oは機構ユニツトであつて、各々
上記端末機器に該当するもの、MTは本体制御装
置であり、機構ユニツトＴ ＃₀〜 ＃_oの動作制御を
司どり、例えば前述した取引処理を逐行する様各
ユニツトを所定のシーケンスで制御するものであ
る。

同図により上記ユニツトとして磁気カードから
データを読取るカードリーダユニツトＴ ＃₀の詳
細について説明する。

またユニツトＴ ＃₀中、MKUは機構部、MCD
は主処理装置、LCDは回線制御装置（以下ライ
ンコントローラと称す）、SWは切替手段（以下
スイツチと称す）、Ｌは装置内回線（以下単に回
線と称する）である。

機構部は挿入された磁気カードＣを送るための
ローラＲ、ローラＲを回転させるモータＭ、磁気
カードＣ中の磁気データを読取る磁気ヘツドＨ、
カードＣの走行状態を検出するセンサＳを有して
いる。また回線制御装置LCDにおいて、SCはス
レーブCPUでありメモリSMに格納されるプログ
ラムに従い動作するもの、LC２は回線制御回路
（以下ラインコントローラと称す）であつて、回
線ＬからスイツチSWを介し転送される直列デー
タを、並列データに変換する処理、及びスレーブ
CPU、SCから並列に受渡されるデータを直列デ
ータに変換して送出する処理を行うもの、IF１，
IF５はインターフエースである。更にまた、主
処理装置MCDにおいて、MPUはマスタ処理ユニ
ツト、LC１はラインコントローラであつて、LC
２と同じ機能を持つもの、MMはメインメモリ、
MCはマスタCPUであつて、メモリMMに格納さ
れるプログラムに従い前述した機構部MK内の各
機構及び、回線制御装置LCDを動作制御すると
ともに、回線Ｌに対するデータの送出制御を行う
もの、LC１はラインコントローラであつて、ラ
インコントローラLC２と同一のもの、DMAはダ
イレクトメモリアクセス制御装置（以下DMAコ
ントローラと称す）、IF０，IF２，IF３，IF４は
インターフエース回路（以下インターフエースと
称する）である。

以下、磁気カードＣを使用した取引を例に取
り、この装置の動作を説明する。取引が開始され
る迄は、本体制御部MTは各ユニツト宛ポーリン
グ信号を送出する。一方ユニツトＴ ＃₀における
スイツチSWはこの期間は回線Ｌを主処理装置
MCD側に接続している。従つて、このポーリン
グ信号は主処理装置MCDに供給される。ライン
コントローラLC１は受渡されたシリアルデータ
を並列データに変換し、DMAコントローラ
DMAを介し、メモリMMにこのデータを書込
み、メインCPU・MCにこの旨通知する。メイン
CPU・MCはメインメモリMMに書込まれたデー
タを読取り、自ユニツトＴ ＃₀宛か否か判定する。
この判定により他のユニツト宛のポーリング信号
であれば、何ら動作はしない。自ユニツトＴ ＃₀
宛のポーリング信号であれば、この時点では自己
ユニツトＴ ＃₀内は送るべきデータが存在してい
ないので、メインメモリMMに予め格納されてい
る否定応答データ返送する様動作する。即ち、否
定応答データの格納されるアドレスを、DMAコ
ントローラDMAに通知し、DMAコントローラ
DMAを起動する。これにより、DMAコントロ
ーラDMAは指示されたアドレスをアクセスし
て、否定応答データを読出しラインコントローラ
LC１に供給する。ラインコントローラLC１は所
定の符号、例えば同期符号をこのデータに付加
し、スイツチ回路SWを介し回線Ｌに供給する。
取引が他のユニツト例えばＴ ＃₁をキーボード等
のユニツトとし、このユニツトＴ ＃₁にデータが
発生すると、本体制御部MTはデータが発生した
ことを上述したポーリング信号に対する応答デー
タによつて知る。これに従い、そのユニツトＴ ＃
_１に対し発生したデータを送出させる様指示す
る。送出されたデータに基き本体制御部MTが、
取引処理を逐行し、カードリーダユニツトＴ ＃₀
によつてカードを読取らせ、読取データを使用し
たい場合、回線Ｌにカードリーダを起動するため
の指示を与える。この指示は、前述と同様にして
スイツチSW、ラインコントローラLC１を介しマ
スタ主処理ユニツトMPUに通知される。マスタ
処理ユニツトMPUはこの指示を判別し、インタ
ーフエースIF５を介し、回線制御ユニツトLCD
を起動し、且つスイツチSWが回線−ラインコン
トローラLC２間の接続をするようインターフエ
ースIF０を介し切替指示信号を送出する。これ
により、回線制御装置LCDが本体制御部MTの支
配下となる。またマスタ処理ユニツトMPUは、
機構部MKUのモータＭを、インターフエースIF
２を介し起動する。これによりモータＭが動作し
てローラＲを、カードＣが挿入された場合装置内
に取込移送する方向に回転する。かくして操作者
によつて機構部MKUの操作面に設けられた挿入
口にカードＣが挿入されると、挿入されたカード
Ｃは装置内に送り込まれる。カードＣが移送され
ている期間に、カードの端部が各センサｓを通過
する毎にセンサｓの検知信号からパルス信号がイ
ンターフエースIF４にて抽出されこれがメイン
CPU・MCに通知される。例えば、マスタ
CPU・MCはカードＣ端がヘツドＨ直前に来た事
を、インターフエースIF４からの１つのパルス
で知ると、DMAコントローラDMAを使用して、
インターフエースIF３から得られる、ヘツドＨ
により読取られた信号の再生データ（インターフ
エースIF３により読取データは並列にされる）
を、メモリMMの特定アドレス空間に格納せしめ
るよう制御する。尚、この期間即ち、一つの再生
データをメモリに転送する期間はインターフエー
スIF４からの信号がマスタ処理ユニツトMPU内
のバスに出力されるのをマスタCPU・MCが禁止
する。即ち、バスが時分割に使用される。マスタ
CPU・MCはカードＣがヘツドＨ下を通過完了す
るのを、センサｓの出力即ち、インターフエース
IF４の出力を監視することにより判別する。カ
ード上の全ての記録データが読取られ、メインメ
モリMMに読取データが格納されると、マスタ
CPU・MCはインターフエースIF２を介してモー
タＭを停止させるとともに、回線制御装置LCD
に読取データがメモリMMに用意できた旨通知す
る。

一方、回線制御装置LCDは、本体制御部MTの
支配下に置かれた時点より、マスタ処理ユニツト
MPUと並行してマスタ処理ユニツトMPUを代行
するよう動作する。

つまり、本体制御部MTは、ユニツトＴ ＃₀に
起動指示を与えた後、他のユニツト例えばユニツ
トＴ ＃₁を表示ユニツトであるとすると、この表
示ユニツトＴ ＃₁に対し、表示指示を送出する処
理或は各ユニツトＴ ＃₀〜Ｔ ＃_oに対しポーリング
信号を送出する処理を行う。これに対し、ユニツ
トＴ ＃₀は表示指示或はポーリング信号が自己宛
の指示であるか否かの判別処理、更にはポーリン
グ信号が自己宛のポーリング信号であれば、それ
に対する否定応答信号を送出する処理を行う必要
がある。

従つて、本体制御部MTの支配下となつた回線
制御装置LCDはこの機能を備え且つ、逐行する。
即ちスレーブCPU・SCはラインコントローラLC
２から供給されるデータをメモリSMに取込み、
これを解読し、自己宛のデータであるのか否かを
判定し、更に、自己宛のデータであれば、そのデ
ータが何を意味するデータであるのか、応答を要
するデータであるのか判定する。自己宛データで
あり、応答を要するポーリングデータであれば、
スレーブCPUはマスタCPU・MPUの動作と同じ
様に、メモリSMから該当する応答データを取出
し、取出した応答データをラインコントローラ
LC２にセツトする。ラインコントローラLC２は
セツトされた応答データをスイツチSWを介し回
線Ｌに送出する。

前述の如く、マスタCPU・MCによつてインタ
ーフエースIF５を介し、本体制御部MTの指示に
よる動作を完了した事がスレーブCPU・SCに通
知される。この時、スレーブCPU・SCは、本体
制御部MTからデータが送出されている期間であ
れば、このデータの受信処理、判別処理及び応答
処理（この場合、否定応答を回線Ｌに送出した
後）が完了する迄、スイツチSWに対し、切替信
号を送出しないが空期間であれば、インターフエ
ースIF１を介し、スイツチSWを復旧する。尚、
スイツチSWの切替タイミングの変形例として次
のものが掲げられる。即ち丁度自己宛のポーリン
グ信号が来ており、且つそれに対する応答、この
場合否定応答を返送する準備をしている際、マス
タ処理ユニツトMPUから処理完了の旨通知され
ていれば、これを条件に、データ有という旨を示
す肯定応答を回線制御装置LCDから送出しても
良い。或は、先にスイツチSWをマスタ処理ユニ
ツトMPU側に切替え、且つインターフエースIF
５を介し、マスタ処理ユニツトMPU側に、肯定
応答を返すタイミングである旨通知しても良い。
但し、回線Ｌが極めて高速な回線である場合には
変形例を採用するより、上記実施例の方が、本体
制御部MT側或は装置全体の処理効率から見れ
ば、好適である。スイツチSWが切替えられる
と、回線制御装置LCDは本体制御部MTの支配か
ら切離され、代りにマスタ処理ユニツトMPUが
その支配下に置かれることになる。メモリMMに
格納されたデータは、次の手順でマスタ処理ユニ
ツトMPUから本体制御部MTに転送される。即
ち、本体制御部MTからユニツトＴ ＃₀宛のポー
リング信号が送出される。これによりマスタ処理
ユニツトMPUは以前の指示に対応する送出する
べきデータがメモリMMに存在する事を肯定応答
として返送する。本体制御部MTはこの応答を受
信した旨を示す信号をユニツトＴ ＃₀宛送出し、
しかる後、データを転送すべき旨の指令をユニツ
トＴ ＃₀に送出する。マスタ処理ユニツトMPU
は、DMAコントローラDMAに読出し先頭アド
レス、読出しデータ量、読出し先アドレスを指定
した後、DMAコントローラDMAを起動する。
尚、この場合の読出先アドレスとは、ラインコン
トローラLC１を指している。DMAコントローラ
DMAは、これにより動作を開始し、指示された
メモリMMの読出し先頭アドレスから、データを
読出し、ラインコントローラLC１にデータを転
送し、順次その読出アドレスを指定された量に対
応する量となる迄更新しつつこの処理を繰返す。
また、ラインコントローラLC１は、DMAコント
ローラDMAから受渡されるパラレルデータをシ
リアルデータとしてスイツチSWを介し回線に送
出する。尚、以上の実施例においては、カードリ
ーダユニツトについてのみ述べたが、他のユニツ
トも同様に制御されても良い。

例えば、漢字データを印字できるドツトプリン
タ等においては、本体制御部MTから送出された
印字データを印字する処理を行うが、印字を行う
ための処理には印字データから文字パターンを抽
出しそれに対応して駆動されるべきドツト作成手
段（例えばドツトピンのドライバ）を選定する処
理、更にはドツトプリントヘツドを、印字媒体上
に一定速度で走査するための処理改行等紙送りの
ための処理等多くの複雑な処理を必要とする。し
かも一方においては上述のカードリーダユニツト
と同様に高速回線に対し、ポーリング信号が供給
されれば、否定或は肯定応答を返す処理、更に、
本体制御部MTから、印字要求があるとき、印字
動作中であるか否かを示す応答を返す処理を必要
とする。

従つて、本発明の思想をこのプリンタに摘用す
るならば、マスタ処理ユニツト（処理装置）に対
し、印字機構を制御駆動する処理及び回線に対す
る応答処理を割当て、回線制御装置に対し各種応
答を返送する処理を割当てるようにする。これに
より、マスタ処理ユニツトMPUの負荷は軽減で
き各機構を高速動作させる事ができ、且つ、応答
処理も高速に可能となり、しかも、回線制御装置
を経由する事なく、機構の動作が終了した旨の応
答は返送されるので、高速に本体制御部MTに応
答できる。

また上記回線Ｌは、あたかも１つの線路を送信
及び受信のために兼用するが如く説明したが、所
謂全二重回線の如く２本の線路を各ユニツト、本
体制御部MT間に配置しても良い。更に、各ユニ
ツトＴ ＃₀はカードリーダであるとして説明した
が、磁気ストライプ付通帳等の他のデータ記録媒
体に対する処理を行うユニツトであつても良い。

＜効果＞ 以上説明した様に本発明によれば、次の効果を
奏し得る。

回線からの呼かけに対する応答信号が、機器
の動作中であるか否かにより変る事なく、短い
時間で返送でき、装置或はシステム全体が高速
に動作し得る。これは応答処理は、処理装置が
行う場合も、回線制御装置が行う場合も、同一
処理であり且つその送出系路も同じ種類のライ
ンコントローラ若しくは線路であるためであ
る。

回線からの動作指示に従う動作も、処理装置
が、その動作を制御する事に専念するため、指
示されたタイミングから動作完了する迄の時間
を短くできる。

回線制御装置は、少なくとも回線からの呼か
けに対し、応答する機能を有していれば足りる
ので大型のものを必要としない。

【図面の簡単な説明】

図面は本発明の一実施例のブロツク図である。 図中、MTは本体制御部、Ｔ ＃₀〜Ｔ ＃_oはユニ
ツト、SWはスイツチ、LCDは回線制御装置、
MCDは主処理装置、MKUは機構部である。

Claims (1)

1. 【特許請求の範囲】 １ 回線から受信されたデータを処理すると共
   に、接続された機器に対し、動作指示を出力する
   主処理部及び 上記機器から入力されたデータに応じて、回線
   に転送されるべきデータが発生した場合直接回線
   にデータを転送するデータ転送手段、 を有する主処理装置と、 上記主処理部に接続されデータの授受を行うイ
   ンターフエース部及び 上記回線に対し、回線のデータ転送手順に従
   い、受信されたデータに対する応答信号を発生す
   る副処理部、 を有する回線制御装置と、 上記主処理装置及び上記回線制御装置からの切
   替指示により、上記主処理装置と上記回線制御装
   置との内、いずれか一方を上記回線に接続する切
   替手段と、 を備え、 上記主処理装置は、上記機器の制御開始時に上
   記切替手段に対して切替指示を出力することによ
   り上記回線制御装置を選定すると共に、 上記主処理装置は、上記機器の制御終了時に上
   記回線制御装置に対して制御終了の旨を上記イン
   タフエース部を介し通知し、上記回線制御装置は
   上記制御終了通知を受けた後、上記切替手段に対
   して切替指示を出力することにより上記主処理装
   置を選定し、 上記切替手段により選択された一方の装置を使
   用して回線に対するデータの送受を行うことを特
   徴する回線制御方式。