JPS6410860B2 - - Google Patents
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- JPS6410860B2 JPS6410860B2 JP57052973A JP5297382A JPS6410860B2 JP S6410860 B2 JPS6410860 B2 JP S6410860B2 JP 57052973 A JP57052973 A JP 57052973A JP 5297382 A JP5297382 A JP 5297382A JP S6410860 B2 JPS6410860 B2 JP S6410860B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Description
【発明の詳細な説明】
<分野>
本発明は回線に接続される処理装置の回線制御
方式に関し、特に処理装置による回線以外の機器
に対する処理を効率良く、且つ回線に対し高速に
アクセス可能な回線制御方式に関する。[Detailed Description of the Invention] <Field> The present invention relates to a line control system for a processing device connected to a line, and particularly to a line that allows the processing device to efficiently process equipment other than the line and that allows high-speed access to the line. Regarding control method.
<従来技術>
一般に高速回線に機構制御を行う複数のユニツ
トを接続し、これらを統轄して本体側で制御する
事により、一定の処理、例えば銀行端末の取引処
理を行う装置が知られている。<Prior art> In general, devices are known that perform certain processing, such as transaction processing at a bank terminal, by connecting multiple units that perform mechanical control to a high-speed line and controlling them on the main unit side. .
また、こうしてユニツトにおいては、回線から
のデータを最優先に処理できる様、ユニツト内の
処理装置に対する割込を最高の優先順位に割付け
ている。 Furthermore, in this way, in the unit, interrupts to the processing device within the unit are assigned the highest priority so that data from the line can be processed with the highest priority.
しかしながら、このように回線からのデータを
最優先に割付けると、処理装置による他の処理、
例えば各動作機器の制御が、回線データを受信し
たことにより遅延されることとなる。 However, if data from the line is assigned the highest priority in this way, other processing by the processing device,
For example, control of each operating device will be delayed due to reception of line data.
また、大型の処理装置においては、回線制御装
置、通信制御装置等、回線データに対する処理に
ついてある程度のインテリジユンシーを持つ装置
を回線側に配置し、これにより回線に対する処理
を逐行させ、処理装置の回線に対する負荷を軽減
させる事が行われている。こうした技術を、上記
ユニツトに採用すると、装置が大型化し高価とな
るため、その機能を少なくし、低価格の部品を採
用する等考えられている。 In addition, in large-scale processing equipment, devices that have a certain degree of intelligence regarding processing of line data, such as line control equipment and communication control equipment, are placed on the line side, and this allows processing for the line to be carried out one by one. Efforts are being made to reduce the load on the lines. If such technology were adopted in the above-mentioned unit, the device would become larger and more expensive, so it has been considered to reduce the number of functions and use lower-priced parts.
<従来技術の欠点>
上記ユニツトは一般に、端末装置が処理する事
項として緊急性を要するもの、緊急に回線に接続
された対向側の本体装置等に通知する必要のある
もの等存在する。しかるに、上記手法を採用する
と、緊急性を要する処理に対してはある程度の改
善は見られるが、データを即時に高速に送信でき
ない等の欠点を有している。<Disadvantages of the Prior Art> In general, the above-mentioned units include items that need to be handled urgently by the terminal device, and items that need to be urgently notified to the main unit on the opposite side connected to the line. However, when the above-mentioned method is adopted, although some improvement can be seen for urgent processing, it has drawbacks such as the inability to transmit data immediately and at high speed.
<目的>
本発明の目的は、以上の欠点を改善するため、
回線制御装置を効率良く利用し、主処理装置の回
線に対する負荷を軽減でき、更には緊急処理、緊
急送信も可能な回線制御方式を提供する事にあ
る。<Objective> The object of the present invention is to improve the above drawbacks,
It is an object of the present invention to provide a line control system that can efficiently utilize a line control device, reduce the load on the line of a main processing unit, and also enable emergency processing and emergency transmission.
<要点>
上記目的を達成するために、本発明では回線に
対して信号を送受する系を2系統設け、且つ一方
の回線制御装置により主処理装置の負荷を分散さ
せ、他方は主処理装置による直接アクセスを可能
にさせる系としておき、これを適宜切替える様に
したものである。<Key Points> In order to achieve the above object, the present invention provides two systems for transmitting and receiving signals to and from the line, and distributes the load on the main processing unit using one line control device, and distributes the load on the main processing unit on the other side. The system is designed to enable direct access, and this can be switched as appropriate.
<実施例>
図面は本発明の一実施例のブロツク図である。
図中、T
#0〜
#oは機構ユニツトであつて、各々
上記端末機器に該当するもの、MTは本体制御装
置であり、機構ユニツトT
#0〜
#oの動作制御を
司どり、例えば前述した取引処理を逐行する様各
ユニツトを所定のシーケンスで制御するものであ
る。<Embodiment> The drawing is a block diagram of an embodiment of the present invention.
In the figure, T# 0 to #o are mechanical units, each of which corresponds to the above-mentioned terminal equipment, and MT is a main body control device that controls the operation of the mechanical units T# 0 to #o . Each unit is controlled in a predetermined sequence to carry out transaction processing.
同図により上記ユニツトとして磁気カードから
データを読取るカードリーダユニツトT
#0の詳
細について説明する。 The details of the card reader unit T# 0 , which reads data from a magnetic card, will be explained with reference to the same figure.
またユニツトT
#0中、MKUは機構部、MCD
は主処理装置、LCDは回線制御装置(以下ライ
ンコントローラと称す)、SWは切替手段(以下
スイツチと称す)、Lは装置内回線(以下単に回
線と称する)である。 Also, in Unit T # 0 , MKU is the mechanism department, MCD
is a main processing unit, LCD is a line control device (hereinafter referred to as a line controller), SW is a switching means (hereinafter referred to as a switch), and L is an internal line (hereinafter simply referred to as a line).
機構部は挿入された磁気カードCを送るための
ローラR、ローラRを回転させるモータM、磁気
カードC中の磁気データを読取る磁気ヘツドH、
カードCの走行状態を検出するセンサSを有して
いる。また回線制御装置LCDにおいて、SCはス
レーブCPUでありメモリSMに格納されるプログ
ラムに従い動作するもの、LC2は回線制御回路
(以下ラインコントローラと称す)であつて、回
線LからスイツチSWを介し転送される直列デー
タを、並列データに変換する処理、及びスレーブ
CPU、SCから並列に受渡されるデータを直列デ
ータに変換して送出する処理を行うもの、IF1,
IF5はインターフエースである。更にまた、主
処理装置MCDにおいて、MPUはマスタ処理ユニ
ツト、LC1はラインコントローラであつて、LC
2と同じ機能を持つもの、MMはメインメモリ、
MCはマスタCPUであつて、メモリMMに格納さ
れるプログラムに従い前述した機構部MK内の各
機構及び、回線制御装置LCDを動作制御すると
ともに、回線Lに対するデータの送出制御を行う
もの、LC1はラインコントローラであつて、ラ
インコントローラLC2と同一のもの、DMAはダ
イレクトメモリアクセス制御装置(以下DMAコ
ントローラと称す)、IF0,IF2,IF3,IF4は
インターフエース回路(以下インターフエースと
称する)である。 The mechanical section includes a roller R for feeding the inserted magnetic card C, a motor M for rotating the roller R, a magnetic head H for reading magnetic data in the magnetic card C,
It has a sensor S that detects the running state of the card C. In the line control device LCD, SC is a slave CPU that operates according to the program stored in the memory SM, and LC2 is a line control circuit (hereinafter referred to as line controller) that transfers data from the line L via the switch SW. Processing to convert serial data into parallel data, and slave
A device that converts data passed in parallel from the CPU and SC into serial data and sends it out, IF1,
IF5 is an interface. Furthermore, in the main processing unit MCD, MPU is a master processing unit, LC1 is a line controller, and LC
Those with the same functions as 2, MM is main memory,
MC is a master CPU that controls the operation of each mechanism in the mechanism section MK described above and the line control device LCD according to the program stored in the memory MM, and also controls the transmission of data to the line L. The line controller is the same as the line controller LC2, DMA is a direct memory access control device (hereinafter referred to as DMA controller), and IF0, IF2, IF3, and IF4 are interface circuits (hereinafter referred to as interface).
以下、磁気カードCを使用した取引を例に取
り、この装置の動作を説明する。取引が開始され
る迄は、本体制御部MTは各ユニツト宛ポーリン
グ信号を送出する。一方ユニツトT
#0における
スイツチSWはこの期間は回線Lを主処理装置
MCD側に接続している。従つて、このポーリン
グ信号は主処理装置MCDに供給される。ライン
コントローラLC1は受渡されたシリアルデータ
を並列データに変換し、DMAコントローラ
DMAを介し、メモリMMにこのデータを書込
み、メインCPU・MCにこの旨通知する。メイン
CPU・MCはメインメモリMMに書込まれたデー
タを読取り、自ユニツトT
#0宛か否か判定する。
この判定により他のユニツト宛のポーリング信号
であれば、何ら動作はしない。自ユニツトT
#0
宛のポーリング信号であれば、この時点では自己
ユニツトT
#0内は送るべきデータが存在してい
ないので、メインメモリMMに予め格納されてい
る否定応答データ返送する様動作する。即ち、否
定応答データの格納されるアドレスを、DMAコ
ントローラDMAに通知し、DMAコントローラ
DMAを起動する。これにより、DMAコントロ
ーラDMAは指示されたアドレスをアクセスし
て、否定応答データを読出しラインコントローラ
LC1に供給する。ラインコントローラLC1は所
定の符号、例えば同期符号をこのデータに付加
し、スイツチ回路SWを介し回線Lに供給する。
取引が他のユニツト例えばT
#1をキーボード等
のユニツトとし、このユニツトT
#1にデータが
発生すると、本体制御部MTはデータが発生した
ことを上述したポーリング信号に対する応答デー
タによつて知る。これに従い、そのユニツトT
#
1に対し発生したデータを送出させる様指示す
る。送出されたデータに基き本体制御部MTが、
取引処理を逐行し、カードリーダユニツトT
#0
によつてカードを読取らせ、読取データを使用し
たい場合、回線Lにカードリーダを起動するため
の指示を与える。この指示は、前述と同様にして
スイツチSW、ラインコントローラLC1を介しマ
スタ主処理ユニツトMPUに通知される。マスタ
処理ユニツトMPUはこの指示を判別し、インタ
ーフエースIF5を介し、回線制御ユニツトLCD
を起動し、且つスイツチSWが回線−ラインコン
トローラLC2間の接続をするようインターフエ
ースIF0を介し切替指示信号を送出する。これ
により、回線制御装置LCDが本体制御部MTの支
配下となる。またマスタ処理ユニツトMPUは、
機構部MKUのモータMを、インターフエースIF
2を介し起動する。これによりモータMが動作し
てローラRを、カードCが挿入された場合装置内
に取込移送する方向に回転する。かくして操作者
によつて機構部MKUの操作面に設けられた挿入
口にカードCが挿入されると、挿入されたカード
Cは装置内に送り込まれる。カードCが移送され
ている期間に、カードの端部が各センサsを通過
する毎にセンサsの検知信号からパルス信号がイ
ンターフエースIF4にて抽出されこれがメイン
CPU・MCに通知される。例えば、マスタ
CPU・MCはカードC端がヘツドH直前に来た事
を、インターフエースIF4からの1つのパルス
で知ると、DMAコントローラDMAを使用して、
インターフエースIF3から得られる、ヘツドH
により読取られた信号の再生データ(インターフ
エースIF3により読取データは並列にされる)
を、メモリMMの特定アドレス空間に格納せしめ
るよう制御する。尚、この期間即ち、一つの再生
データをメモリに転送する期間はインターフエー
スIF4からの信号がマスタ処理ユニツトMPU内
のバスに出力されるのをマスタCPU・MCが禁止
する。即ち、バスが時分割に使用される。マスタ
CPU・MCはカードCがヘツドH下を通過完了す
るのを、センサsの出力即ち、インターフエース
IF4の出力を監視することにより判別する。カ
ード上の全ての記録データが読取られ、メインメ
モリMMに読取データが格納されると、マスタ
CPU・MCはインターフエースIF2を介してモー
タMを停止させるとともに、回線制御装置LCD
に読取データがメモリMMに用意できた旨通知す
る。 The operation of this device will be explained below by taking a transaction using a magnetic card C as an example. Until a transaction is started, the main body control unit MT sends a polling signal to each unit. On the other hand, the switch SW in unit T# 0 uses line L as the main processing unit during this period.
Connected to the MCD side. Therefore, this polling signal is supplied to the main processing unit MCD. The line controller LC1 converts the received serial data into parallel data and converts it to the DMA controller.
This data is written to the memory MM via DMA and the main CPU/MC is notified of this. Main
The CPU/MC reads the data written in the main memory MM and determines whether it is addressed to its own unit T# 0 .
Based on this determination, if the polling signal is addressed to another unit, no action is taken. Own unit T# 0
If it is a polling signal directed to the destination, since there is no data to be sent within the self-unit T# 0 at this point, it operates to return the negative response data previously stored in the main memory MM. That is, the address where the negative response data is stored is notified to the DMA controller DMA, and the DMA controller
Start DMA. As a result, the DMA controller DMA accesses the specified address and reads out the negative response data from the line controller.
Supply to LC1. The line controller LC1 adds a predetermined code, for example a synchronization code, to this data and supplies it to the line L via the switch circuit SW.
When a transaction is made with another unit, for example T# 1 , such as a keyboard, and data is generated in this unit T# 1 , the main body control section MT knows that data has been generated from the response data to the above-mentioned polling signal. Accordingly, the unit T#
1 to send the generated data. Based on the sent data, the main body control unit MT
Processing the transaction, the card reader unit T# 0
If the card reader is to be read by the card reader and the read data is to be used, an instruction is given to the line L to activate the card reader. This instruction is notified to the master main processing unit MPU via the switch SW and line controller LC1 in the same manner as described above. The master processing unit MPU determines this instruction and sends it to the line control unit LCD via interface IF5.
, and the switch SW sends a switching instruction signal via the interface IF0 to connect the line to the line controller LC2. As a result, the line control device LCD comes under the control of the main body control section MT. In addition, the master processing unit MPU is
Connect the motor M of the mechanical unit MKU to the interface IF.
Start via 2. This causes the motor M to operate and rotate the roller R in the direction in which the card C, when inserted, is taken into the device and transferred. Thus, when the operator inserts the card C into the insertion slot provided on the operation surface of the mechanism unit MKU, the inserted card C is fed into the device. While the card C is being transferred, every time the edge of the card passes each sensor s, a pulse signal is extracted from the detection signal of the sensor s at the interface IF4, and this is the main signal.
CPU/MC will be notified. For example, master
When the CPU/MC knows from a single pulse from interface IF4 that the card C end has come just before head H, it uses the DMA controller DMA to
Head H obtained from interface IF3
Reproduction data of the signal read by (read data is made parallel by interface IF3)
is controlled to be stored in a specific address space of memory MM. Note that during this period, ie, the period when one piece of reproduction data is transferred to the memory, the master CPU/MC prohibits the signal from the interface IF4 from being output to the bus within the master processing unit MPU. That is, the bus is used for time division. Master
The CPU/MC monitors the completion of the card C passing under the head H by using the output of the sensor s, that is, the interface.
This is determined by monitoring the output of IF4. When all the recorded data on the card is read and the read data is stored in the main memory MM, the master
The CPU/MC stops the motor M via the interface IF2, and also displays the line control device LCD.
It is notified that the read data is ready in the memory MM.
一方、回線制御装置LCDは、本体制御部MTの
支配下に置かれた時点より、マスタ処理ユニツト
MPUと並行してマスタ処理ユニツトMPUを代行
するよう動作する。 On the other hand, the line control unit LCD is controlled by the master processing unit from the time it is placed under the control of the main body control unit MT.
It operates in parallel with the MPU to act as the master processing unit MPU.
つまり、本体制御部MTは、ユニツトT
#0に
起動指示を与えた後、他のユニツト例えばユニツ
トT
#1を表示ユニツトであるとすると、この表
示ユニツトT
#1に対し、表示指示を送出する処
理或は各ユニツトT
#0〜T
#oに対しポーリング
信号を送出する処理を行う。これに対し、ユニツ
トT
#0は表示指示或はポーリング信号が自己宛
の指示であるか否かの判別処理、更にはポーリン
グ信号が自己宛のポーリング信号であれば、それ
に対する否定応答信号を送出する処理を行う必要
がある。 That is, after giving a start instruction to unit T # 0 , the main body control section MT sends a display instruction to another unit, for example, if unit T # 1 is a display unit, then this display unit T # 1 is given a start instruction. Processing or processing of sending polling signals to each unit T# 0 to T# o is performed. On the other hand, unit T # 0 performs processing to determine whether the display instruction or polling signal is directed to itself, and if the polling signal is directed to itself, it sends out a negative response signal in response. It is necessary to perform the following processing.
従つて、本体制御部MTの支配下となつた回線
制御装置LCDはこの機能を備え且つ、逐行する。
即ちスレーブCPU・SCはラインコントローラLC
2から供給されるデータをメモリSMに取込み、
これを解読し、自己宛のデータであるのか否かを
判定し、更に、自己宛のデータであれば、そのデ
ータが何を意味するデータであるのか、応答を要
するデータであるのか判定する。自己宛データで
あり、応答を要するポーリングデータであれば、
スレーブCPUはマスタCPU・MPUの動作と同じ
様に、メモリSMから該当する応答データを取出
し、取出した応答データをラインコントローラ
LC2にセツトする。ラインコントローラLC2は
セツトされた応答データをスイツチSWを介し回
線Lに送出する。 Therefore, the line control device LCD, which is under the control of the main body control section MT, has this function and performs it accordingly.
In other words, slave CPU/SC is line controller LC
Take the data supplied from 2 into the memory SM,
This is decoded to determine whether or not the data is addressed to the self, and if the data is addressed to the self, it is determined what the data means and whether it requires a response. If the data is self-directed and polling data requires a response,
The slave CPU retrieves the corresponding response data from the memory SM and transfers the retrieved response data to the line controller in the same way as the master CPU/MPU operates.
Set to LC2. Line controller LC2 sends the set response data to line L via switch SW.
前述の如く、マスタCPU・MCによつてインタ
ーフエースIF5を介し、本体制御部MTの指示に
よる動作を完了した事がスレーブCPU・SCに通
知される。この時、スレーブCPU・SCは、本体
制御部MTからデータが送出されている期間であ
れば、このデータの受信処理、判別処理及び応答
処理(この場合、否定応答を回線Lに送出した
後)が完了する迄、スイツチSWに対し、切替信
号を送出しないが空期間であれば、インターフエ
ースIF1を介し、スイツチSWを復旧する。尚、
スイツチSWの切替タイミングの変形例として次
のものが掲げられる。即ち丁度自己宛のポーリン
グ信号が来ており、且つそれに対する応答、この
場合否定応答を返送する準備をしている際、マス
タ処理ユニツトMPUから処理完了の旨通知され
ていれば、これを条件に、データ有という旨を示
す肯定応答を回線制御装置LCDから送出しても
良い。或は、先にスイツチSWをマスタ処理ユニ
ツトMPU側に切替え、且つインターフエースIF
5を介し、マスタ処理ユニツトMPU側に、肯定
応答を返すタイミングである旨通知しても良い。
但し、回線Lが極めて高速な回線である場合には
変形例を採用するより、上記実施例の方が、本体
制御部MT側或は装置全体の処理効率から見れ
ば、好適である。スイツチSWが切替えられる
と、回線制御装置LCDは本体制御部MTの支配か
ら切離され、代りにマスタ処理ユニツトMPUが
その支配下に置かれることになる。メモリMMに
格納されたデータは、次の手順でマスタ処理ユニ
ツトMPUから本体制御部MTに転送される。即
ち、本体制御部MTからユニツトT
#0宛のポー
リング信号が送出される。これによりマスタ処理
ユニツトMPUは以前の指示に対応する送出する
べきデータがメモリMMに存在する事を肯定応答
として返送する。本体制御部MTはこの応答を受
信した旨を示す信号をユニツトT
#0宛送出し、
しかる後、データを転送すべき旨の指令をユニツ
トT
#0に送出する。マスタ処理ユニツトMPU
は、DMAコントローラDMAに読出し先頭アド
レス、読出しデータ量、読出し先アドレスを指定
した後、DMAコントローラDMAを起動する。
尚、この場合の読出先アドレスとは、ラインコン
トローラLC1を指している。DMAコントローラ
DMAは、これにより動作を開始し、指示された
メモリMMの読出し先頭アドレスから、データを
読出し、ラインコントローラLC1にデータを転
送し、順次その読出アドレスを指定された量に対
応する量となる迄更新しつつこの処理を繰返す。
また、ラインコントローラLC1は、DMAコント
ローラDMAから受渡されるパラレルデータをシ
リアルデータとしてスイツチSWを介し回線に送
出する。尚、以上の実施例においては、カードリ
ーダユニツトについてのみ述べたが、他のユニツ
トも同様に制御されても良い。 As described above, the master CPU/MC notifies the slave CPU/SC via the interface IF5 that the operation instructed by the main body control unit MT has been completed. At this time, during the period when data is being sent from the main body control unit MT, the slave CPU/SC performs reception processing, determination processing, and response processing for this data (in this case, after sending a negative response to line L) A switching signal is not sent to the switch SW until the switch SW is completed, but if it is an idle period, the switch SW is restored via the interface IF1. still,
The following is an example of a modification of the switching timing of the switch SW. In other words, if a polling signal addressed to itself has just arrived and the device is preparing to send a response to it, in this case a negative response, if the master processing unit MPU has notified that processing has been completed, then , an acknowledgment indicating that data is available may be sent from the line control device LCD. Alternatively, first switch the switch SW to the master processing unit MPU side, and then switch the interface IF
5, the master processing unit MPU may be notified that it is time to return an acknowledgment.
However, if the line L is an extremely high-speed line, the above embodiment is more suitable than the modified example from the viewpoint of the processing efficiency of the main body control unit MT side or the entire apparatus. When the switch SW is changed over, the line control device LCD is separated from the control of the main body control unit MT, and the master processing unit MPU is placed under its control instead. The data stored in the memory MM is transferred from the master processing unit MPU to the main body control unit MT in the following procedure. That is, a polling signal addressed to unit T# 0 is sent from main body control section MT. As a result, the master processing unit MPU returns an acknowledgment that data to be sent corresponding to the previous instruction exists in the memory MM. The main body control unit MT sends a signal to unit T# 0 indicating that it has received this response, and
Thereafter, a command to transfer data is sent to unit T# 0 . Master processing unit MPU
starts the DMA controller DMA after specifying the read start address, read data amount, and read destination address to the DMA controller DMA.
Note that the read destination address in this case refers to the line controller LC1. DMA controller
The DMA starts its operation, reads data from the specified read start address of the memory MM, transfers the data to the line controller LC1, and sequentially changes the read address until the amount corresponds to the specified amount. Repeat this process while updating.
Furthermore, the line controller LC1 sends the parallel data received from the DMA controller DMA to the line via the switch SW as serial data. In the above embodiment, only the card reader unit has been described, but other units may also be controlled in the same way.
例えば、漢字データを印字できるドツトプリン
タ等においては、本体制御部MTから送出された
印字データを印字する処理を行うが、印字を行う
ための処理には印字データから文字パターンを抽
出しそれに対応して駆動されるべきドツト作成手
段(例えばドツトピンのドライバ)を選定する処
理、更にはドツトプリントヘツドを、印字媒体上
に一定速度で走査するための処理改行等紙送りの
ための処理等多くの複雑な処理を必要とする。し
かも一方においては上述のカードリーダユニツト
と同様に高速回線に対し、ポーリング信号が供給
されれば、否定或は肯定応答を返す処理、更に、
本体制御部MTから、印字要求があるとき、印字
動作中であるか否かを示す応答を返す処理を必要
とする。 For example, a dot printer that can print kanji data performs processing to print the print data sent from the main body control unit MT, but the printing process involves extracting a character pattern from the print data and correspondingly The process of selecting the dot creation means to be driven (for example, a dot pin driver), the process of scanning the dot print head on the printing medium at a constant speed, the process of paper feed such as line feed, and many other complex processes. Requires processing. Moreover, on the one hand, similar to the above-mentioned card reader unit, if a polling signal is supplied to the high-speed line, a process is performed to return a negative or positive response;
When a printing request is received from the main body control unit MT, processing is required to return a response indicating whether or not printing is in progress.
従つて、本発明の思想をこのプリンタに摘用す
るならば、マスタ処理ユニツト(処理装置)に対
し、印字機構を制御駆動する処理及び回線に対す
る応答処理を割当て、回線制御装置に対し各種応
答を返送する処理を割当てるようにする。これに
より、マスタ処理ユニツトMPUの負荷は軽減で
き各機構を高速動作させる事ができ、且つ、応答
処理も高速に可能となり、しかも、回線制御装置
を経由する事なく、機構の動作が終了した旨の応
答は返送されるので、高速に本体制御部MTに応
答できる。 Therefore, if the idea of the present invention is applied to this printer, the process of controlling and driving the printing mechanism and the response process to the line are assigned to the master processing unit (processing device), and various responses are sent to the line control device. Assign a process for returning the file. As a result, the load on the master processing unit MPU can be reduced, each mechanism can operate at high speed, and response processing can also be performed at high speed. Moreover, it is possible to notify when the operation of the mechanism has finished without going through the line control device. Since the response is sent back, it is possible to quickly respond to the main body control unit MT.
また上記回線Lは、あたかも1つの線路を送信
及び受信のために兼用するが如く説明したが、所
謂全二重回線の如く2本の線路を各ユニツト、本
体制御部MT間に配置しても良い。更に、各ユニ
ツトT
#0はカードリーダであるとして説明した
が、磁気ストライプ付通帳等の他のデータ記録媒
体に対する処理を行うユニツトであつても良い。 Furthermore, although the above line L has been explained as if one line was used for both transmission and reception, it is also possible to arrange two lines between each unit and the main body control unit MT like a so-called full duplex line. good. Furthermore, although each unit T# 0 has been described as a card reader, it may also be a unit that processes other data recording media such as a bankbook with a magnetic stripe.
<効果>
以上説明した様に本発明によれば、次の効果を
奏し得る。<Effects> As explained above, according to the present invention, the following effects can be achieved.
回線からの呼かけに対する応答信号が、機器
の動作中であるか否かにより変る事なく、短い
時間で返送でき、装置或はシステム全体が高速
に動作し得る。これは応答処理は、処理装置が
行う場合も、回線制御装置が行う場合も、同一
処理であり且つその送出系路も同じ種類のライ
ンコントローラ若しくは線路であるためであ
る。 A response signal to a call from the line can be returned in a short time regardless of whether the device is in operation or not, and the device or the entire system can operate at high speed. This is because the response processing is the same whether it is performed by the processing device or the line control device, and the sending path is also the same type of line controller or line.
回線からの動作指示に従う動作も、処理装置
が、その動作を制御する事に専念するため、指
示されたタイミングから動作完了する迄の時間
を短くできる。 Since the processing device concentrates on controlling the operation according to the operation instruction from the line, the time from the timing of the instruction to the completion of the operation can be shortened.
回線制御装置は、少なくとも回線からの呼か
けに対し、応答する機能を有していれば足りる
ので大型のものを必要としない。 The line control device does not need to be large, as it is sufficient to have at least the function of responding to calls from the line.
図面は本発明の一実施例のブロツク図である。
図中、MTは本体制御部、T
#0〜T
#oはユニ
ツト、SWはスイツチ、LCDは回線制御装置、
MCDは主処理装置、MKUは機構部である。
The drawing is a block diagram of one embodiment of the invention. In the figure, MT is the main unit control unit, T# 0 to T# o are units, SW is a switch, LCD is a line control device,
MCD is the main processing unit and MKU is the mechanical unit.
Claims (1)
に、接続された機器に対し、動作指示を出力する
主処理部及び 上記機器から入力されたデータに応じて、回線
に転送されるべきデータが発生した場合直接回線
にデータを転送するデータ転送手段、 を有する主処理装置と、 上記主処理部に接続されデータの授受を行うイ
ンターフエース部及び 上記回線に対し、回線のデータ転送手順に従
い、受信されたデータに対する応答信号を発生す
る副処理部、 を有する回線制御装置と、 上記主処理装置及び上記回線制御装置からの切
替指示により、上記主処理装置と上記回線制御装
置との内、いずれか一方を上記回線に接続する切
替手段と、 を備え、 上記主処理装置は、上記機器の制御開始時に上
記切替手段に対して切替指示を出力することによ
り上記回線制御装置を選定すると共に、 上記主処理装置は、上記機器の制御終了時に上
記回線制御装置に対して制御終了の旨を上記イン
タフエース部を介し通知し、上記回線制御装置は
上記制御終了通知を受けた後、上記切替手段に対
して切替指示を出力することにより上記主処理装
置を選定し、 上記切替手段により選択された一方の装置を使
用して回線に対するデータの送受を行うことを特
徴する回線制御方式。[Scope of Claims] 1. A main processing unit that processes data received from the line and outputs operation instructions to connected equipment; and A main processing unit that processes data received from the line and outputs operation instructions to the connected equipment; a main processing unit having: a data transfer means for directly transferring data to the line when data is generated; an interface unit connected to the main processing unit for sending and receiving data; and a line data transfer procedure for the line. a sub-processing unit that generates a response signal in response to the received data; , switching means for connecting one of the devices to the line, and the main processing device selects the line control device by outputting a switching instruction to the switching means when starting control of the device. , when the main processing unit ends the control of the device, it notifies the line control device of the end of the control via the interface unit, and after receiving the control end notification, the line control device performs the switching. A line control system characterized in that the main processing device is selected by outputting a switching instruction to the switching means, and one of the devices selected by the switching means is used to send and receive data to and from the line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57052973A JPS58169622A (en) | 1982-03-31 | 1982-03-31 | Circuit control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57052973A JPS58169622A (en) | 1982-03-31 | 1982-03-31 | Circuit control system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58169622A JPS58169622A (en) | 1983-10-06 |
JPS6410860B2 true JPS6410860B2 (en) | 1989-02-22 |
Family
ID=12929831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57052973A Granted JPS58169622A (en) | 1982-03-31 | 1982-03-31 | Circuit control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58169622A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0467767U (en) * | 1990-10-16 | 1992-06-16 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4843419B2 (en) * | 2005-10-13 | 2011-12-21 | ポリマテック株式会社 | Key sheet |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53145403A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Communication control device |
-
1982
- 1982-03-31 JP JP57052973A patent/JPS58169622A/en active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0467767U (en) * | 1990-10-16 | 1992-06-16 |
Also Published As
Publication number | Publication date |
---|---|
JPS58169622A (en) | 1983-10-06 |
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