JPH08305584A - 割り込み制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 複数の割り込み信号を発生する情報処理シス
テムにおいて、割り込み処理のためのステ−タスレジス
タ等の余分な装置を必要とすることなく、割り込み要求
要因を認識することができる、汎用性に富んだ割り込み
制御方式を提供する。 【構成】 複数の機能ブロックから割り込み信号が発生
するように構成された情報処理システムにおいて、上記
複数の割り込み信号を伝達する共通割り込み信号線と、
割り込みの状態を監視する制御回路と、現在の割り込み
状態を報知する手段と、前記複数の割り込み信号を上記
共通の割り込み信号線でワイヤ−ドＯＲ接続する手段と
を備え、所定のプロトコルに従って割り込みを制御す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、割り込み制御方式に関
し、詳しくは複数の機能ブロックまたは複数のシステム
から割り込み制御信号が発生する情報処理システムにお
いて、割り込み制御効率を高め、システム構成に際して
汎用性を高めた、割り込み制御方式に関する。

【０００２】

【従来の技術】近年、半導体技術等の進歩により、安価
で大容量の半導体メモリや高速処理可能なプロセッサな
どが提供されるようになり、それに伴って多数の機能ブ
ロックや複数のシステムを統合した情報処理装置が提供
されるようになった。これらの情報処理装置において
は、メインＣＰＵに対し、各機能ブロックやシステムか
ら頻繁に割り込み要求がなされ、複雑な処理が行われ
る。従来の割り込み制御方式では、割り込み発生要求元
（割り込み要因）から割り込み制御回路へそれぞれ独立
に制御線を備えており、その制御線を割り込みレベルに
応じた制御回路の入力端子に接続した上で、各々の割り
込み要求元からの割り込み信号をレベルに応じてＣＰＵ
に供給する方式を採用していた。

【０００３】しかしながら、上記ような従来の割り込み
制御方式においては、複数頁の指定領域内のデータを合
成する場合は、直接合成することができず、原稿の切り
貼り等の処理を行う必要があったので操作が極めて面倒
であった。また、システムの構築時に各々の割り込み発
生元と制御回路を接続する回路を決定しておく必要があ
ったため、容易にシステム変更を行うことが不可能であ
った。さらに、同一レベルの割り込み信号線に複数の割
り込み要因をワイヤ−ドＯＲで接続する場合、割り込み
要求元の識別が不可能であることから、別途、割り込み
用のステ−タスレジスタ等を設ける必要があった。

【０００４】

【発明の目的】本発明は、上記のような従来の割り込み
制御方式における問題を解決するためのもので、複数の
割り込み信号が発生するシステムにおいて、割り込みの
ステ−タスレジスタ等の余分な装置を必要とすることな
く、割り込み要求元を認識することができる汎用性に富
んだ割り込み制御方式を提供することを目的としてい
る。

【０００５】

【発明の構成】上記目的を達成するために、本発明にお
いては第１の手段として、複数の機能ブロックから割り
込み信号が発生するように構成された情報処理システム
において、上記複数の割り込み信号を伝達する共通割り
込み信号線と、割り込みの状態を監視する制御回路と、
現在の割り込み状態を報知する手段と、前記複数の割り
込み信号を上記共通の割り込み信号線でワイヤ−ドＯＲ
接続する手段とを備え、所定のプロトコルに従って割り
込みを通知するように制御する。また、本発明の第２の
手段では、上記割り込み制御方式において、上記プロト
コルを複数用意しておき、割り込みレベルに対応して所
要のプロトコルを選択して使用したことを特徴とする。
更に、第３の手段においては、上記割り込み制御方式に
おいて、上記複数の機能ブロックからの割り込み信号の
プロトコルを各機能ブロック毎に割り振った順番に従っ
て使用することを特徴とする。

【０００６】

【作用】本発明は上記のように、複数の機能ブロックか
ら割り込み信号が発生するように構成された情報処理シ
ステムにおいて、上記複数の割り込み信号を伝達する共
通割り込み信号線と、割り込みの状態を監視する制御回
路と、現在の割り込み状態を報知する手段と、前記複数
の割り込み信号を上記共通の割り込み信号線でワイヤ−
ドＯＲ接続する手段とを備え、所定のプロトコルに従っ
て割り込みを通知するように制御したので、要求元から
シリアルに割り込み要求がなされた場合、システム側で
その要求をシリアル／パラレル変換した後、割り込み要
求元の変換データを一旦保持し、ＣＰＵに割り込み発生
を報知するすと共に、ＣＰＵからの変換データリ−ドに
対して保持データを返すことにより、ＣＰＵはどの機能
ブロックまたはシステムからの割り込み要求であるかを
識別することができる。

【０００７】また、本発明の第２の手段では、上記割り
込み制御方式において、上記プロトコルを複数用意して
おき、割り込みレベルに対応して所要のプロトコルを選
択して使用するので、例えば、割り込み要求側に、ディ
ップスイッチ等を備えることによってユーザが任意に割
り込みレベルを操作することが可能となる。

【０００８】更に、第３の手段においては、上記割り込
み制御方式において、上記複数の機能ブロックからの割
り込み信号のプロトコルを各機能ブロック毎に割り振っ
た順番に従って使用するので、極めて多くの割り込み要
因を管理可能になると共に、システム側の登録番号を追
加することによって、簡単に割り込み要因の追加が可能
となる。

【０００９】

【実施例】以下、図面に示した実施例に基づいて本発明
を詳細に説明する。図１は本発明による割り込み制御方
式を使用した画像処理装置の一実施例を示すブロック図
である。図１に示す画像処理装置は、ホストコンピュー
タから画像データを受け取るインタ−フェ−スＩ／Ｆ部
１と、このＩ／Ｆ部１とシステムバス２によって接続さ
れ、受け取ったデータや信号の処理や他のシステム制御
を行うＳＣＵ３と、このＳＣＵ３とイメ−ジバス４にて
接続され、画像データ処理を行うＩＰＵ５と、プリンタ
部の制御を行うＧＡＶＤ６と、半導体レ−ザ７の制御を
行うＬＤ制御板８と、表示部の制御を行うＬＣＤＣ制御
板９と、プリンタ部１０と、ユ−ザが種々の指示を入力
する操作部１１とを備え、上記ＬＣＤＣ制御板９、プリ
ンタ部１０、操作部１１は上記システムバス２によって
ＳＣＵ３に接続されている。

【００１０】図２は上記システムのＳＣＵ３の内部構成
例を示すブロック構成図である。この例に示すＳＣＵ
は、ホストコンピュ−タから画像データを受け取るパラ
レルＩ／Ｆ部２１と、シリアルＩ／Ｆ部２２と、ロ−カ
ルネットワ−クＩ／Ｆ部２３と、読み取ったデータを一
時的に格納しておくＤＲＡＭ２４と、格納したデータを
画像データとして表示部に送信するためのＭＰＵ２５
と、システム全体の制御を行うＣＰＵ２６と、ＣＰＵを
動作させるためのプログラムを格納しておくＲＯＭ２７
と、システムの設定を登録する場合のデータを格納して
おくＳＲＡＭ２８と、割り込み制御回路２９と、プリン
タエンジンＩ／Ｆ部３０と、入出力デ−タを一時的に格
納しておくバッファ３１と、外部記憶装置用ＳＣＳＩコ
ントロ−ラ３２及びそれに接続されたＳＣＳＩＩ／Ｆ部
３３と、システムを動作させるために必要なデ−タを格
納しておく第２のＲＯＭ３４とを備えており、これらは
第１の内部システムバス３５と第２の内部システムバス
３６及び両バスを連絡するバスＩ／Ｆ部３７とによって
接続されている。

【００１１】図３は上記本発明の一実施例の動作を説明
するためのフロ−チャ−トであり、この図と共に、上記
図１及び図２を参照しつつ制御例を説明する。まず、電
源を投入すると（ＳＴ１）システムの初期化を行う（Ｓ
Ｔ２）。つぎに操作部からデ−タ受信モ−ドへの切り替
え指示があるか否かを判断し（ＳＴ３）、指示がない場
合は通常のデ−タ処理を行う（ＳＴ４）。一方、指示が
あった場合はデータ受信を行うが、以下パラレルＩ／Ｆ
としてセントロニクスＩ／Ｆを採用した場合を説明する
と、８ビットの受信デ−タＤＡＴＡ１〜８、ストロ−ブ
信号／ＳＴＢ、アクノリッジ信号／ＡＣＫ、ビジ−信号
ＢＵＳＹ、用紙切れ信号ＰＥ、受信可能信号／ＳＥＬ、
初期化信号／ＰＲＩＭＥ、エラ−状態信号／ＦＡＵＬ
Ｔ、等に代表される信号線をホストコンピュ−タに接続
し、ホストからのデ−タを受信する。

【００１２】このうち代表的な信号について説明する
と、定常状態ではシステムは受信可能状態を示すＢＵＳ
Ｙ信号にＬＯＷレベルを出力する（ＳＴ５）。この状態
においてホストからデータがＤＡＴＡ１〜８を介して伝
送されてくると、ホストコンピュ−タは同期を確立する
ためにストロ−ブ信号／ＳＴＢを一瞬間ＬＯＷレベルに
変化させ、システム側ではこの／ＳＴＢ信号をトリガと
して内部データを保持し（ＳＴ７）、ＢＵＳＹ信号をＨ
ＩＧＨレベルにする（ＳＴ８）。この／ＳＴＢ信号を割
り込み要因として使用した場合、／ＳＴＢ信号を割り込
み制御回路に入力し、サンプリング処理を施した割り込
み信号をＣＰＵに供給する。

【００１３】ＣＰＵは供給された割り込み信号に応じて
所定の割り込み処理を開始する（ＳＴ９）。割り込み処
理が終了するとアクノリッジ信号／ＡＣＫを一瞬間ＬＯ
Ｗレベルにすることによって割り込み処理の終了を通知
した後（ＳＴ１０）、ＢＵＳＹ信号をＬＯＷレベルに
し、次のデータを受信可能にする（ＳＴ１１）。ＣＰＵ
は受信したデ−タをＤＲＡＭ２４に順次格納しデータの
終了を確認した後、デ−タの回転や変倍等の処理を行
い、ＩＰＵ５にデータを転送する。転送はＩＰＵ５から
の同期信号をトリガとしてＳＣＵ３からＬＳＹＮＣ、Ｌ
ＧＡＴＥ、ＦＧＡＴＥ等の同期信号と共にＶＣＬＫに同
期したＶＤＡＴＡをＩＰＵ５に転送する。

【００１４】図４はＳＣＵ３内部における割り込み制御
回路を説明するための要部構成図である。この例に示す
割り込み制御回路は、シリアル／パラレル変換回路４１
と、割り込み通知信号発生回路４２と、デ−タ保持回路
４３と、プロトコル解読回路４４と、割り込み処理通知
信号発生回路４５とを備えており、外部から供給される
シリアルの割り込み信号はシリアル／パラレル変換回路
４１によってパラレル信号に変換される。割り込みが発
生すると、シリアルデータを受信すると共に、割り込み
処理通知信号発生回路４５から割り込み要求元に対して
割り込み処理中であることを通知し、デ−タ終了までの
間、他の割り込みを禁止する。

【００１５】ＣＰＵ２６に対しては割り込み通知信号発
生回路４２が割り込みを通知し、ＣＰＵ２６からの内部
データの読み出しを待つ。データ保持回路４３で保持さ
れているデ−タをＣＰＵ２６が読み出し、どの要因から
の割り込み要求であるかを確認すると、ＣＰＵ２６の割
り込み処理終了後、ＣＰＵ２６からの割り込み解除のア
クセスを待つ。ＣＰＵが割り込みを終了し、割り込み解
除のアクセスをした時点で割り込み制御回路の初期化を
実行し、次の割り込み要求に備える。

【００１６】図５は本発明の割り込み制御方式を採用し
たシステムの具体的な一実施例を示す構成概要図であ
り、図６はその制御例を説明するための信号波形図、更
に、図７は上記信号のうちINT （割り込み信号）の拡大
図である。この例に示す実施例では、図２に示した、ホ
ストコンピュ−タから画像デ−タを受け取るパラレルＩ
／Ｆ部２１と、シリアルＩ／Ｆ部２２が割り込み要因と
して接続されている場合について説明する。

【００１７】プロトコルの例としてパラレルＩ／Ｆ部２
１からの割り込みを０００１、シリアルＩ／Ｆ部２２か
らの割り込みを００１０とし、 ＲＳ２３２Ｃに準拠し
た場合を説明する。今、パラレルＩ／Ｆ部２１からの割
り込みが発生した場合を想定すると、まず、スタ−トビ
ットの受信を認識した時点で割り込み処理通知信号発生
回路４５から各割り込み要因に対して割り込み禁止をレ
ベルで通知する。通知された全ての割り込み要因のう
ち、現在割り込み要因の発生を制御回路に対して通知し
ている要因（この例ではパラレルＩ／Ｆ部２１）以外は
それ以後の割り込みが禁止される。

【００１８】その間、パラレルＩ／Ｆ部２１から０００
１の割り込み要求信号が送信され、制御回路側ではプロ
トコル解読回路４４を通じてシリアル／パラレル変換回
路４１に供給され、ここでパラレルデ−タに変換され
る。割り込み制御回路２９の内部のデ−タ保持回路４３
ではデ−タが保持され、どの割り込み要因からの割り込
みであるかを認識可能としておく。ＣＰＵ２６へはプロ
トコル解読回路４４で、受信エラ−やプロトコルエラ−
がないことを確認すると、割り込みを通知する。

【００１９】ＣＰＵ２６は通知を受けると割り込み処理
を開始し、その処理中は制御回路に対し割り込み要因の
特定あるいは割り込みレベルの特定をするために内部に
保持したデータを読み出し、そのデータに応じた処理内
容を実行する。このように制御することによって、共通
の割り込み信号線による複数の割り込み要因からの割り
込みを認識することを可能としている。

【００２０】図８、図９は本発明による他の実施例を示
すシステム概要構成図および割り込み要因レベル対応図
であり、この例に示す方式は、複数の割り込み要因、例
えばセントロニクスＩ／Ｆ、ＲＳ２３２ＣＩ／Ｆや、そ
の他のネットワ−ク等の割り込み要因に対し、それぞれ
信号のプロトコルを割り込みレベルで発生させたもので
ある。この方法によれば、割り込み要因側に例えばディ
ップスイッチを設けることによって、ユ−ザが任意に割
り込みレベルを操作可能となる。

【００２１】図１０、図１１は更に、本発明の他の実施
例を示すシステム構成概要図および割り込み要因のレベ
ル対応図であり、この例では割り込み要因からの割り込
み信号のプロトコルを連番等で通知する。この方式によ
れば、極めて多くの割り込み要因からの割り込み信号を
管理することが可能となり、更に、システム側の登録番
号を追加すれば、容易に割り込み要因を増加することが
できる。

【００２２】

【発明の効果】以上説明したように、本発明によれば、
第１に、複数の機能ブロックから割り込み信号が発生す
るように構成された情報処理システムにおいて、上記複
数の割り込み信号を伝達する共通割り込み信号線と、割
り込みの状態を監視する制御回路と、現在の割り込み状
態を報知する手段と、前記複数の割り込み信号を上記共
通の割り込み信号線でワイヤ−ドＯＲ接続する手段とを
備え、所定のプロトコルに従って割り込みを通知するよ
うに制御したので、共通のＩ／Ｆにて容易にシステムを
構築することが可能となり、しかもシステム側において
もハ−ドウエアの変更を伴うことなくシステム変更が可
能となる。

【００２３】また、本発明の第２の手段では、上記割り
込み制御方式において、上記プロトコルを複数用意して
おき、割り込みレベルに対応して所要のプロトコルを選
択して使用したので、各割り込み要因からの割り込み信
号のプロトコルを割り込みレベルで発生することがで
き、各割り込み要求側にディップスイッチ等を備えるこ
とによって、ユ−ザが任意に割り込みレベルを操作する
ことができる。

【００２４】更に、第3 の手段においては、上記割り込
み制御方式において、上記複数の機能ブロックからの割
り込み信号のプロトコルを各機能ブロック毎に割り振っ
た順番に従って使用するようにしたので、極めて多くの
割り込み要求元を識別可能となり、管理可能な割り込み
要求要因の数が多くなる。また、割り込み先を増加する
に際しても、システム側の登録番号を追加するだけでよ
い。

【図面の簡単な説明】

【図１】本発明の割り込み制御方式を適用した画像処理
装置の一実施例を示す要部ブロック図である。

【図２】図１に示した本発明を採用した画像処理装置に
おける画像処理部の一実施例の詳細な構成を示すブロッ
ク図である。

【図３】本発明の制御例を示すフロ−チャ−ト図であ
る。

【図４】本発明の一実施例における割り込み制御回路の
例を示す要部ブロック図である。

【図５】本発明の具体的な実施例を示すシステム概要構
成図である。

【図６】本発明の一実施例における信号波形図である。

【図７】上記図６の一部の拡大図である。

【図８】本発明の他の実施例を示すシステム概要構成図
である。

【図９】本発明の実施例を説明するための割り込み要因
のレベル対応図である。

【図１０】本発明の他の実施例を示すシステム概要構成
図である。

【図１１】本発明の実施例を説明するための割り込み要
因のレベル対応図である。

【符号の説明】

１…ホストＩ／Ｆ部、 ２…システムバス、 ３…ＳＣ
Ｕ、 ４…イメ−ジバス、 ５…ＩＰＵ、 ６…ＧＡＶ
Ｄ、 ７…半導体レ−ザ、 ８…ＬＤ制御板、９…ＬＣ
ＤＣ制御板、 １０…プリンタ部、 １１…制御部、２
１…パラレルＩ／Ｆ部、 ２２…シリアルＩ／Ｆ部、
２３…ネットワ−クＩ／Ｆ部、 ２４…ＤＲＡＭ、 ２
５…ＭＰＵ、２６…ＣＰＵ、 ２７…ＲＯＭ、２８…Ｓ
ＲＡＭ、 ２９…割り込み制御回路、 ３０…プリンタ
エンジン、３１…バッファ、 ３２…ＳＣＳＩコントロ
−ラ、 ３３…ＳＣＳＩＩ／Ｆ部、３４…ＲＯＭ２、
３５…システムバス１、 ３６…システムバス２、 ３
７…バスＩ／Ｆ部、 ４１…シリアル／パラレル変換回
路、 ４２…割り込み通知信号発生回路、４３…データ
保持回路、４４…プロトコル解読回路、４５…割り込み
処理信号発生回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の機能ブロックから割り込み信号が
   発生するように構成された情報処理システムにおいて、
   上記複数の割り込み信号を伝達する共通割り込み信号線
   と、割り込みの状態を監視する制御回路と、現在の割り
   込み状態を報知する手段と、前記複数の割り込み信号を
   上記共通の割り込み信号線でワイヤ−ドＯＲ接続する手
   段とを備え、所定のプロトコルに従って割り込みを制御
   したことを特徴とする割り込み制御方式。
2. 【請求項２】 上記プロトコルを複数用意しておき、割
   り込みレベルに対応して所要のプロトコルを選択して使
   用したことを特徴とする請求項１記載の割り込み制御方
   式。
3. 【請求項３】 上記複数の機能ブロックからの割り込み
   信号のプロトコルを各機能ブロック毎に割り振った順番
   に従って使用することを特徴とする請求項１記載の割り
   込み制御方式。