JPS6399610A - デイジタル演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理における非線形演算回路に
関するものであり、ディジタル信号の比較的低レベルの
振幅成分をクリップするような特性を有するディジタル
演算回路を提供しようとするものである。

従来の技術 近年、ディジタル技術の進歩に伴い、論理素子、記憶素
子等の大集積化、高速化がめざましく、このため従来の
アナログ信号処理手法に替えてディジタル信号処理手法
の導入が高まっている。ディジタル信号処理手法では信
号を２進表現の数値として取り扱い、これらの数値に対
して種々の演算を行うことにより処理される。このよう
なディジタル信号処理の１つとして非線形演算が挙げら
れる。この非線形処理は文字通り非線形演算により処理
されるが、一般に非線形演算は演算のアルゴリズムが線
形演算である加算演算等に比べて複雑となる。このため
簡易な方法として、ＲＯＭ　（リードオンリーメモリ：
読出し専用メモリ）による演算テーブル参照方式と呼ば
れる方式が従来より用いられている。ＲＯＭによる演算
テーブル参照方式は、あらかじめ所望の非線形特性をＲ
ＯＭに記憶しておき、ＲＯＭに入力値が与えられること
により非線形特性に応じた出力値が出力されるようにし
たものである。

上記方式を用いた非線形処理の１つとして、入力値が所
定値の範囲内のときにはあらかじめ定めた最小値を出力
値とし、入力値が所定値の範囲外のときには入力値を出
力値とするクリップ処理がある。

このクリップ処理はディジタル信号に重畳した微少振幅
の雑音除去等に用いられており、特に上記演算テーブル
参照方式を用いることにより所望の特性が任意に可変で
きるなど柔軟な処理が可能となり、アナログ信号処理に
比べて大きな利点がある。

以下図面を参照しながら上述した従来の演算テーブル参
照方式によりクリップ処理を行うディジタル演算回路の
一例について説明する。

第６図は従来の演算テーブル参照方式によりクリップ処
理を行うディジタル演算回路の構成を示すブロック図で
あり、第７図は具体例を示すブロック図である。また第
２図にクリップ処理の入出力特性の一例を示す。実線で
表したのが入出力特性である。第６図において１は入力
値を入力する入力端子、９はクリップ処理を行った出力
値を出力する出力端子、２は従来の演算テーブル参照方
式によりクリップ処理を行うクリップ処理回路である。

第７図で第６図と同じ番号を付したものはそれぞれ対応
しており、２ａは入力値に対応した各アドレスに第２図
に示すような出力値をデータとして記憶したＲＯＭであ
り、２ｂはＲＯＭ２ａのアドレス端子、２ＣはＲＯＭの
データ出力端子である。

以」二のように構成された演算テーブル参照方式により
クリップ処理を行うディジタル演算回路について、以下
その動作について説明する。入力端子１および出力端子
９はそれぞれＲＯＭ２ａのアドレス端子２ｂ、データ出
力端子２ｃに接続されている。またＲＯＭ２ａは入力端
子１からの入力値に対応した各アドレスに第２図に示す
ような出力値をデータとして記憶している。これより、
まず入力端子１に入力値が与えられると、入力値に対応
したＲＯＭ２ａのアドレスが選択される。このアドレス
には第２図に示すような出力値がデータとしてあらかじ
め記憶されているため、この結果データ出力端子２Ｃに
は入力値が所定値の範囲内（第２図では“０”から“ｋ
”まで）のときには定数“ｋ”を、入力値が所定値の範
囲外（第２図では“ｋ”以上）のときには入力値を出力
値として得ることができ、これによりクリップ処理が実
現できる。

（参考文献：村上、榎並：カラー補正器、テレビジョン
学会誌、　３３．　４　（１９７９）　Ｐ２９１〜２９
５）発明が解決しようとする問題点 しかしながら上記のような構成では、ＲＯＭを用いてい
るため入力値のビット数が増えるに従いＲＯＭの容量が
増大（入力ビツト数をｎビット増すと容量は２ｎ倍とな
る）するので、素子数が非常に多くなり、例えば上記の
ような構成をディジタル信号処理用のＬＳＩ（大規模集
積回路）に導入しようとした場合ＬＳＩの規模が非常に
大きくなるというような問題点を有していた。

本発明は上記問題点に鑑み、ディジタル演算回路を構成
する素子数を増大することな（、また入力値のビット数
増加が素子数増加に太き（影響を与えるということのな
いディジタル演算回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のディジタル演算回
路は、ＮピッＩ−（Ｎは０以上の任意の整数）の自然２
進表現の入力値を入力し、前記入力値の最上位ビットよ
りＭビット（Ｍは０以上、Ｎ以下の任意の整数）を入力
し、前記入力値の最上位ビットよりＭビットがすべて論
理値“０”であるか判断し、その判断結果を出力するゼ
ロ検出回路と、前記入力値と前記ゼロ検出回路からの判
断結果を入力し、前記ゼロ検出回路からの判断結果が前
記入力値の最上位ビットよりＭビットがずべて論理値“
Ｏ”である場合にはＮビットの定数“２Ｎ′４　”を出
力値とし、前記ゼロ検出回路からの判断結果が前記入力
値の最」二値ビットよりＭビットの中で１つでも論理値
“０”でないビットがある場合には前記入力値を出力値
とする出力スイッチ回路とを備えたものである。

作用 本発明は上記した構成により、まず自然２進表現の入力
値が比較的小さな値の場合には入力値の上位ビットの論
理値は“０”が連続することを利用し、ゼロ検出回路に
より入力値の上位ビットの論理値がすべて“０”である
かを検出し、すべて“Ｏ”である場合には出力スイッチ
回路により定数“２Ｎ−８”を出力値とし、１つでも論
理値“０”でないビットがある場合には出力スイッチ回
路により入力値を出力値とすることにより、所望のクリ
ップ処理を行う特性をわずかな論理回路とコントロール
回路により実現している。

実施例 以下本発明の一実施例のディジタル演算回路について、
図面を用いて説明する。

第１図は本発明のクリップ処理を行うディジタル演算回
路の構成を示すブロック図である。第１図において１は
入力端子でありＮピッＩＩＮは０以上の任意の整数）の
自然２進表現の入力値１０を入力する。ここでＮビット
の自然２進表現とは、ゼロ〜２Ｎ−１の正整数ＸをＮビ
ットの符号Ｘ。

（ｉ＝１〜Ｎ）を用いて符号列（ｘＩ　＋　　Ｘ２　＋
　　ｘ３・・・ＸＮ）　とし、 として表現することである。また以下Ｘ、を最上位ビッ
ト、ｘＮを最下位ビットと呼ぶ。例えば５ビツトの自然
２進数表現で正整数“３”を表現するには符号列（００
０１１）となる。

４はゼロ検出回路であり、入力値１０の最上位ビットよ
りＭピッｌ−（Ｍは０以上、Ｎ以下の任意の整数）分で
あるゼロ検出回路入力値１００を入力し、このゼロ検出
回路入力値１００のすべてのビットが論理値“Ｏ”であ
るかを判断し、その判断結果をゼロ検出回路出力４９と
して出力する。

６は出カスインチ回路であり、ゼロ検出回路出力４９と
入力値１０を入力し、スイッチ６Ｓによりゼロ検出回路
出力４９の判断結果が、ゼロ検出回路入力値１００のす
べてのビットが論理値“０”である場合にはＮビットの
定数“ｋ”を出力値６０とし、ゼロ検出回路出力４９の
判断結果が、ゼロ検出回路入力値１００の各ビットの中
で１つでも論理値“０”でないビットがある場合には入
力値１０を出力値６０としている。９は出力端子であり
クリップ処理を行った出力（ｉ６０を出力する。

以上のように構成されたクリップ処理を行うディジタル
演算回路について以下第１図及び第２図を用いてその動
作を説明する。

まず第２図は本発明のクリップ処理を行うディジタル演
算回路の入出力特性を示している。すなわち入力値が“
０”から“ｋ”までは出力値は“ｋ”であり、“ｋ”以
上では出力値は入力値と等しい。

ここで入力値１０のビット数をＮ、ゼロ検出回路入力値
１００のビット数をＭとし、クリップ処理を行う範囲“
ｋ”を ｋ”−２ト９ とすると、“ｋ”未満では入力値１０の上位ビットから
Ｍビット分、すなわちゼロ検出回路入力１００の各ビッ
トはすべて論理値“０”である。すなわち入力値１０の
上位Ｍビットのそれぞれのビットを論理値“０”か“１
”かを判断し、すべて“０”であれば定数“０”を出力
値６０とし、それ以外は入力値１０を出力値６０とする
ことにより第２図に示すような入出力特性を得ることが
できる。

さて入力端子１にＮビットの入力値１０が与えられると
、ゼロ検出回路４には入力値１０の最上位ビットよりＭ
ビット分のゼロ検出回路入力値１００が入力される。ゼ
ロ検出回路４では、このゼロ検出回路入力値１００のす
べてのビットが論理値“Ｏ”であるかどうかを判断する
。この判断結果はすべてのビットが論理値“０”の場合
かあるいは１つでも論理値“０”でないビットがある場
合かをゼロ検出回路出力４９として出力スイッチ回路６
に出力する。すなわちゼロ検出回路入力値１００のずべ
てのビットが論理値“０”の場合には、先の理由より入
力値１０は“ｋ”未満であるため、定数”ｋ”を出力値
６０とし、それ以外は入力値１０は“ｋ”以−トである
ため入力値１０を出力値６０とすることにより所望のク
リップ特性が得られる。この処理を行っているのが次に
述べる出力スイッチ回路６である。出力スイッチ回路６
はゼロ検出回路出力４９と入力値１０を入力し、スイッ
チ６Ｓにより、ゼロ検出回路出力４９の判断結果におい
てゼロ検出回路入力値１００のすべてのビットが論理値
“０”の場合にはあらかじめ定数“ｋ”を記憶した定数
６ｋを選択し、ゼロ検出回路比ノ月９の判断結果におい
てゼロ検出回路入力値１００のビットの中で１つでも論
理値“Ｏ”でないビットがある場合には入力値１０を選
択して、この選択された値が出力値６０として出力され
る。以」二、この出力値６０は入力値１０が“Ｏ”から
“ｋ”までの範囲は定数“ｋ”であり、“ｋ”以上では
入力値１０であり、この結果入力値１０と出力値６０の
入出力特性は第２図の実線で示すようになる。ゼロ検出
回路４は論理素子により、また出力スイッチ回路６の定
数６にはレジスタにより、また出力スイッチ回路６のス
・イソチロＳはマルチプレクサにより容易に実現できる
。

以上のように本実施例によれば、ゼロ検出回路４により
入力値１０の最上位ビットよりＭビット分の各ビットの
論理値が“０”か“１”かを判断し、すべて“０”であ
る場合には入力値１０が“ｋ”未満であることを利用し
、出力スイッチ回路６により、ゼロ検出回路４の判断結
果が、ゼロ検出回路入力値１００のすべてのビットが論
理値“０”の場合には定数“ｋ”を出力値６０とし、ゼ
ロ検出回路入力値１００のビットの中で１つでも論理値
“Ｏ”でないビットがある場合には入力値１０を出力値
６０とすることにより、第２図の実線で示したようなり
リップ処理を行う入出力特性を有するディジタル演算回
路をわずかなコントロール回路により実現している。

第３図は本発明のクリップ処理を行うディジタル演算回
路の一具体例を示すブロック図である。

ここでは説明をわかりやすくするため、第１図の入力値
１０、定数６ｋ、および出力値６０のビット数を５ビツ
トとし、ゼロ検出回路４のゼロ検出回路入力値１００の
ビット数を３ビツトとした例を挙げて説明する。ここで
第２図における“ｋ”はｇ　ｋＩＩ　＝２　）ｌ−）ｌ
−″４″であり、クリップ処理を行う範囲は“０”から
“３′までとなる。第３図において第１図と同じ番号を
付したものはそれぞれ対応している。第１図の入力値１
０に対応するのが第３図の入力線１１〜１５であり、入
力線１１が最上位ビット、入力線１５が最下位ビットで
あって、入力線１１〜１５により５ビツトの入力値１０
を表している。同様に出力値６０は出力線６１〜６５に
より表している。６ａ〜６ｅはマルチプレクサであり、
４ａはＮＯＲゲートであってこれらの入出力論理を第５
図に示す。

以上のように構成されたクリップ処理を行うディジタル
演算回路の一具体例について説明する。

まず入力端子１より５ビツトの自然２進表現の入力値１
０が入力線１１〜１５により入力される。また入力１１
１〜１３はゼロ検出回路４に入力される。本具体例では
ゼロ検出回路４をＮＯＲゲート４ａにより実現している
。すなわち入力線１１〜１３の論理値がすべて“０”の
時のみゼロ検出回路出力４９は論理値“１”となる。さ
て本具体例ではクリップ処理を行う範囲を“０”から“
３”までとした例を挙げていることより、“０”〜“３
”までの入力値１０は、入力線１１〜１５により（００
０００）〜（０００１１）と表現され、この範囲のみ入
力線１１〜１３の論理値がすべて″０″となりＮＯＲゲ
ート４ａにより所望のクリップ処理を行う範囲を検出で
きる。ＮＯＲゲート４ａの出力はゼロ検出回路出力４９
として出力スイッチ回路６に出力され、マルチプレクサ
６ａ〜６ｅのセレクト端子Ｓに接続される。第５図に示
すようなマルチプレクサの論理により、ＮＯＲゲート４
ａの出力が論理値″１″のときには５ビツトの定数“４
”が選択され、ＮＯＲゲート４ａの出力が論理値“Ｏ”
のときには入力線１１〜１５が選択され、出力線６１〜
６５を通して出力端子９に出力される。

以上の動作により本具体例では第２図においで“ｋ”−
“４”となるようなりリップ処理を行う入出力特性が得
られる。

第５図は本具体例において、入力値１０、ゼロ検出回路
出力４９、出力値６０のそれぞれの比較を具体的に示し
たものである。

なお本具体例では入出力のビット数を５ビツト、ゼロ検
出回路入力のビット数を３ビツトとしたが、これは説明
をわかりやすくするための例で、入出力のビット数、お
よび所望のクリップ処理の特性に応じて、マルチプレク
サおよびゼロ検出回路入力のビット数を増減すればよい
。また本具体例ではゼロ検出回路４をＮＯＲゲート４ａ
で実現したが、ゼロ検出回路入力値のすべての論理値が
“０”かどうかを判断できるものなら何でもよい。

発明の効果 以上のように本発明は、Ｎビット（Ｎは０以上の任意の
整数）の自然２進表現の入力値を入力し、入力値の最上
位ビットよりＭビット（Ｍは０以上、Ｎ以下の任意の整
数）を入力し、入力値の最上位ビットよりＭビットがす
べて論理値“０”であるかをゼロ検出回路により判断し
、出力スイッチ回路により判断結果が入力値の最上位ビ
ン１〜よりＭビットがすべて論理値“０”である場合に
はＮビｙ　Ｉ□の定数“２ト９”を出力値とし、判断結
果が入力値の最上位ビットよりＭビットの中で１つでも
論理値“０”でないビットがある場合には入力値を出力
値とするように構成しているので、クリップ処理を行う
ディジタル演算回路を構成する素子数を増大することな
く、また入力値のビット数増加が素子数増加に大きく影
響を与えるということもなく、わずかなコントロール回
路によりクリップ処理を行うディジタル演算回路が実現
できるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル演算回路
のブロック図、第２図は本発明のディジタル演算回路の
入出力特性を示す入出力特性図、第３図は本発明の一具
体例におけるディジタル演算回路のブロック図、第４図
は本発明の具体例の入出力値を比較した入出力特性図の
図、第５図は第３図の各論理素子の論理を示す論理図、
第６図は従来のディジタル演算回路の構成を示すブロッ
ク図、第７図は第６図の具体例を示すブロック図である
。 ■・・・・・・入力端子、２・・・・・・従来のディジ
タル演算回路、４・・・・・・ゼロ検出回路、６・・・
・・・出力スイッチ回路、９・・・・・・出力端子。 代理人の氏名　弁理士　中尾敏男　はか１名第２図 第３図 第４図 第５図 （１）３λｊＪＮｏＲ口路　　　（２）マルチプレグナ
第６図 第７図 Ｉ

Claims (1)

【特許請求の範囲】
1. Ｎビット（Ｎは０以上の任意の整数）の自然２進表現の
   入力値を入力し、前記入力値の最上位ビットよりＭビッ
   ト（Ｍは０以上、Ｎ以下の任意の整数）を入力し、前記
   入力値の最上位ビットよりＭビットがすべて論理値“０
   ”であるか判断し、その判断結果を出力するゼロ検出回
   路と、前記入力値と前記ゼロ検出回路からの判断結果を
   入力し、前記ゼロ検出回路からの判断結果が前記入力値
   の最上位ビットよりＭビットがすべて論理値“０”であ
   る場合にはＮビットの定数“２＾Ｎ＾−＾Ｍ”を出力値
   とし、前記ゼロ検出回路からの判断結果が前記入力値の
   最上位ビットよりＭビットの中で１つでも論理値“０”
   でないビットがある場合には前記入力値を出力値とする
   出力スイッチ回路を有することを特徴とするディジタル
   演算回路。