JPS63262910A - デイジタル演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理における非線形の演算回路
に関するものであり、ディジタル信号の比較的高レベル
の蛋幅成分をリミットするような特性を有するディジタ
ル演算回路を提供しようとするものである。

従来の技術 近年、ディジタル技術の進歩に伴ない、論理素子、記憶
素子等の大集積化、高速化がめざましく、このため従来
のアナログ信号処理手法に替えてディジタル信号処理手
法の導入が高まっている。

ディジタル信号処理手法では、信号を２進表現の数値と
して取り扱い、これらの数値に対して種々の演算を行う
ことにより処理される。このようなディジタル信号処理
の１つとして非線型処理が挙げられる。この非線型処理
は文字通り非線型演算により処理されるが、一般に非線
型演算は演算のアルゴリズムが線型演算である加算演算
等に比べて複雑となる。

このため、簡易な方法として、ＲＯＭ（＋７−ドオンリ
ーメモリ÷読出し専用メモリ）による演算テーブル参照
方式と呼ばれる方式が従来より用いられている。ＲＯＭ
による演算テーブル参照方式は、あらかじめ所望の非線
型特性をＲＯＭに記憶しておき、ＲＯＭに入力値が与え
られることにより非線型特性に応じた出力値が出力され
るようにしたものである。

上記方式を用いた非線型処理の１つとして、２つの入力
値による加算値が所定値の範囲内のときにはその加算値
を出力値とし、２つの入力値による加算値が表現しつる
値の範囲より犬なるときは表現しうる値の最大値を又前
記加算値が表現しうる値より小さいときは表現しうる値
の最小値を出力するリミッタ処理がある。

このリミッタ処理はディジタル信号処理において処理不
可能な大振幅信号除去に用いられておシ、特に上記演算
テーブル参照方式を用いることにより所望の特性が任意
に可変できるなど柔軟な処理が可能となり、アナログ信
号処理に比べて大きな利点がある。

以下１図面を参照しながら上述した従来の演算テーブル
参照方式によりリミッタ処理を行うディジタル演算回路
の一例について説明する。

第３図は従来の演算テーブル参照方式によりリミッタ処
理を行うディジタル演算回路の構成を示すブロック図で
あり、第４図は具体例を示すブロック図である。第４図
において１は入力値を入力する入力端子、９はリミッタ
処理を行った出力値を出力する出力端子、２は従来の演
算テーブル参照方式によりリミッタ処理を行うリミッタ
処理回路である。第６図で第４図と同じ番号を付したも
のはそれぞれ対応しており、２！Ｌは入力値に対応した
各アドレスに出力値をデータとして記憶したＲＯＭであ
り、２ｂはＲＯＭ２！Ｌのアドレス端子、２ＣはＲＯＭ
のデータ出力端子である。

以上のように構成された演算テーブル参照方式によりリ
ミッタ処理を行うディジタル演算回路について、以下そ
の動作について説明する。入力端子１及び出力端子９は
それぞれＲＯＭ２１Ｌのアドレス端子２ｂ、データ出力
端子２Ｃに接続されている。またＲＯＭ２ｍは入力端子
１からの入力値に対応した各アドレスに出力値をデータ
として記憶している。これより、まず入力端子１に入力
値が与えられると、入力値に対応したＲＯＭ２ａのアド
レスが選択される。この結果データ出力端子２０には入
力値が所定値の範囲外のときには表現可能な数値の上限
、又は下限を入力値が所定値の範囲内のときには入力値
の加算値を出力値として得ることができ、これによりリ
ミッタ処理が実現できる。

発明が解決しようとする問題点 しかしながら、上記のような構成では、ＲＯＭを用いて
いるため入力値のビット数が増えるに従いＲＯＭの容重
が増大（入力ピット数をｎビット増すと容量は２ｎ倍と
なる）するので、素子数が非常に多くなり、例えば上記
のような構成をディジタル信号処理用のＬＳＩ（大規模
集積回路）に導入しようとした場合ＬＳＩの規模が非常
に大きくなるというような問題点を有していた。

本発明は上記問題点に鑑み、ディジタル演算回路を構成
する素子数を増大することなく、また入力値のビット数
増加が素子数増加に大きく影響を与えるということのな
いディジタル演算回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために、本発明のディジタル演算
回路は、にピッ１−（Ｎは任意の整数）の２の補数表現
の独立な２つの入力値を入力し、Ｎビットの２の補数表
現の加算結果を出力する加算器と、前記２人力値による
加算結果が表現可能な範囲を越える場合は表現可能値以
上のときは表現可能な最高値を、表現可能値以下のとき
は表現可能な最低値を出力するスイッチ回路を備えたも
のである。

作用 本発明は、上記した構成により、入力値３の最上位ビッ
トが“０”かつ入力値４の最上位ビットが４１０”のと
き前記入力値の加算結果がＮビットの２の補数表現の範
囲を越えるのは加算結果の最上位ビットが“１”の場合
であり、又入力値３の最上位ビットが°°１”かつ入力
値４の最上位ビットが“１”のとき前記入力値の加算結
果がＮビットの２の補数表現の範囲を越えるのは加算結
果の最上位ビットが“°０″の場合であることを利用し
、前者の場合は表現可能な最大値を、後者の場合には表
現可能な最小値を出力し、前記以外の場合には２人力値
の加算値を出力することにより、リミッタ処理を行う特
性を加算器とわずかなコントロール回路によシ実現して
いる。

実施例 第１図は、本発明のＩＪ　ミッタ処理を行うディジタル
演算回路の構成例を示すブロック図である。

第１図において、１，２は入力端子でありＮビット（Ｎ
は０以上の任意の整数）の２の補数表現の入力値３．　
４ｆｒ、入力する。７は出力スイッチ回路であり、−数
構出回路６の出力値によってＮビットの２の補数表現の
最大値、最小値を出力する。

ここで、Ｎビットの２の補数表現とは、ゼロ〜２（ｓ＋
）の正整数Ｙの負値−ＹをＮビットの符号ｙ’１（ｉ＝
１〜Ｎ）を用いて符号列（７’；　＋　７’２・・・八
）として表現するとき、Ｎビットのゼロ〜２０＋−＋）
までの正整数Ｙを表現する符号列（ｙ＋＋ｙｚ・・・７
ｎ）のそれぞれの符号を論理反転し、１を加えた数企符
号例（７：　＋　７’２・・・３’ｎ　）として表現す
ることである。

６は加算器であり、入力値３と４を加算し、Ｎビットの
加算値５０を出力する。

上記出力スイッチ回路７は、入力値３．４の最上位ビッ
トと前記入力値の加算値の最上位ビットとの組み合せに
より出力する値を加算値、表現可能な最大値、表現可能
な最小値の３つから選択する回路で出力値は８０である
。

以上のように構成されたリミッタ処理を行うディジタル
演算回路について、以下その動作を説明する。

入力端子１，２に入力値３，４が与えられると、加算器
５により、入力値３，４が加算され、加算された結果が
加算値６ｏとして出力される。この時入力値３．４の最
上位ビットが２つ供“ｏＬ′であり、かつ加算値５０の
最上位ビットが１′１″の場合、出力８０は表現可能な
最大値を出力値とする。又入力値３．４の最上位ビット
が２つ供“１“２であり、かつ加算値６ｏの最上位ビッ
トが“０”２の場合、出力値８０は表現可能な最小値を
出力値とする。又、それ以外の組み合せの場合には加算
値５０を出力値とすることによりリミッタ特性を得るこ
とができる。この処理を行っているのが次に述べる一致
検出回路６である。−数構出回路６は入力値３，４、加
算出力値５ｏから、その最上位ビラトラ入力し、スイッ
チ６ｄにより、入力値３．４の最上位ビットが°０”、
加算値５０の最上位ビットが“１”の場合には表現可能
な最大値７１Ｌを選択し、入力値３，４の最上位ビット
が“１″、加算出力値５ｏの最上位ビットが“０”の場
合には表現可能最小値７ｂを選択し、それ以外の組み合
せでは加算出力値５０を出力値として選択する。

一致検出回路６のスイッチ６ｄは論理素子の組み合せに
より実現でき、加算器６はアダーによって実現できる。

第２図は本発明のリミッタ処理を行うディジタル演算回
路の一具体例を示すブロック図である。

ここでは第１図の入力値３．４、出力値８ｏのビット数
を６ビツトとしている。第２図において、第１図と同じ
番号を付したものはそれぞれ対応している。第１図の入
力値３，４に対応するのが第２図の入力線３１〜３５．
４１〜４５であり、３１゜４１が最上位ビット、３５．
’４５が最下位ビットである。同様に加算値６ｏは加算
出力線５１〜５６゜出力値８ｏは出力線８１〜８５によ
り表わされている。６ａ〜６ｅは加算器を構成する加算
素子（以下アダーと呼ぶ）であり、２つの加算されるべ
き入力値を入力する入力端子ａ、　　ｂと下位ビットか
らのキャリーを入力するキャリー入力端子Ｃ１と、上位
ビットへキャリーを出力するキャリー出力端子ＣＯと、
加算結果を出力する出力端子Ｓとを具備しており、また
６ａ〜６Ｃはマルチプレクサであり、３つの入力端子ａ
、　　ｂ、　　ｃと１つの出力端子を具備している。

以上のように構成されたリミッタ処理を行うディジタル
演算回路の一具体例について説明する。

捷ず入力端子１，２より５ビツトの２の補数表現の入力
値３．４が入力線３１〜３５１　４１〜４６により入力
される。入力値３，４は加算器６のアダー５ａ〜５ｅに
より加算され加算値６ｏが出力される。

ここで例えば入力値３，４をそれぞれ１５．１４とした
時、入力線３１〜３５．４１〜４６はそれぞれ（０１１
１１）、（０１１１ｏ）と表現され、加算器５の加算出
力線６１〜５６は（１１１０１となる。入力値と加算値
の最上位ビットはスイッチ回路に入力され、マルチプレ
クサ６１Ｌ〜６Ｃの端子に接続さｎる。下表に示すよう
なマルチプレクサの論理により、上記の乗件では表現可
能最大値（ｏｌｌｌ）が選択され出力線８１〜８６全通
して出力端子９に出力される。

発明の効果 以上のように、本発明は、加算器、スイッチ回路によっ
てリミッタ処理を行うディジタル演算回路を構成してい
るので、入力値のビア）数増加が素子数増加に大きな影
響を与えるということもなく、加算器とわずかなコント
ロール回路によりリミッタ処理を行うディジタル演算回
路が実現でき１　　るという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル演算回路
のブロック図、第２図はその一具体例のディジタル演算
回路のブロック図、第３図は従来例のディジタル演算回
路の構成を示すブロック図、第４図はその具体例を示す
ブロック図である。 １・・・・・・入力端子、２・・・・・・入力端子、６
・・・・・切口算器、ｅ・・・・・・−数構出回路、７
・・・中出方スイッチ回路。

Claims (1)

【特許請求の範囲】
1. Ｎビット（Ｎは任意の整数）の２の補数表現の入力を加
   算してＮビットの加算値として出力する加算器と、前記
   入力の各々の最上位ビットと前記加算値の最上位ビット
   との組み合せにより、加算結果が２の補数表現の範囲よ
   り大なるときには加算値として最上位ビットを論理値“
   ０”としかつ、その他の出力ビットを論理値“１”とし
   、加算結果が２の補数表現の範囲未満になるときには加
   算値として最上位ビットを論理値“１”としかつその他
   の出力ビットを論理値“０”とし、加算結果が２の補数
   の表現の範囲内にあるときには、そのまま出力するよう
   にしたスイッチ回路とを有することを特徴とするディジ
   タル演算回路。