JPS6398071A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPS6398071A JPS6398071A JP24203586A JP24203586A JPS6398071A JP S6398071 A JPS6398071 A JP S6398071A JP 24203586 A JP24203586 A JP 24203586A JP 24203586 A JP24203586 A JP 24203586A JP S6398071 A JPS6398071 A JP S6398071A
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- JP
- Japan
- Prior art keywords
- distance calculation
- accumulator
- circuit
- output
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004364 calculation method Methods 0.000 claims abstract description 34
- 238000009825 accumulation Methods 0.000 abstract description 6
- 230000000295 complement effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000035508 accumulation Effects 0.000 description 5
- 239000013598 vector Substances 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000003127 knee Anatomy 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算回路、特にディジタル信号処理プロセッサ
の演算回路に関するものである。
の演算回路に関するものである。
ディジタル信号処理においてベクトル量子化が注目を集
めている。このベクトル量子化で、多く用いられる演算
が2つの入力ベクトルの距離計算である。従来、積和演
算を高速に行うことができる汎用信号処理プロセッサが
ある。−例をあげれば、日本電気(株)のμPD772
0であり、詳細な説明は昭和61年1月発行のμP D
7720ファミリシグナル・プロセッサ ユーザーズ・
マニュアルに譲るが、演算ブロックについて言えば、1
6ビツト・の並列乗算器と、16ビツトの算術論理演算
回路があり、乗算器出力を累算する、いわゆる積和演算
が1インストラクシヨンサイクル毎に実行できる。
めている。このベクトル量子化で、多く用いられる演算
が2つの入力ベクトルの距離計算である。従来、積和演
算を高速に行うことができる汎用信号処理プロセッサが
ある。−例をあげれば、日本電気(株)のμPD772
0であり、詳細な説明は昭和61年1月発行のμP D
7720ファミリシグナル・プロセッサ ユーザーズ・
マニュアルに譲るが、演算ブロックについて言えば、1
6ビツト・の並列乗算器と、16ビツトの算術論理演算
回路があり、乗算器出力を累算する、いわゆる積和演算
が1インストラクシヨンサイクル毎に実行できる。
しかし、μP D7720の算術論理演算回路は1つし
かなく、また、1つの距離尺度である差の絶対値演算に
多(のステップ数を必要とする。例えば(1)式に示し
た128次元ベクトルの距離を計算する場合、 入力サンプル x(i): 1≦x(i)<1比較
パターン 5(i): L≦5(i)<1とすると
、累算後のダイナミックレンジは、O〈D<256とな
る。そこで、−1から1まであるいはOから2までの数
値しか表現できない演算回路で、オーバーフローを防ぐ
には入力サンプルおよび比較パターンにスケーリングを
施す必要がある。
かなく、また、1つの距離尺度である差の絶対値演算に
多(のステップ数を必要とする。例えば(1)式に示し
た128次元ベクトルの距離を計算する場合、 入力サンプル x(i): 1≦x(i)<1比較
パターン 5(i): L≦5(i)<1とすると
、累算後のダイナミックレンジは、O〈D<256とな
る。そこで、−1から1まであるいはOから2までの数
値しか表現できない演算回路で、オーバーフローを防ぐ
には入力サンプルおよび比較パターンにスケーリングを
施す必要がある。
このスケーリングをより詳細に説明すると、先に示した
(1)式を(2)式に書き換えることである。
(1)式を(2)式に書き換えることである。
入力サンプル x(i)ニ
ー 1 /128≦x(i)/128 < 1/128
比較パターン 5(i)ニ ー1/128≦s (i)/12B < 1/12Bと
することによって、累算後のダイナミックレンジをO<
D<2にすることができる。
比較パターン 5(i)ニ ー1/128≦s (i)/12B < 1/12Bと
することによって、累算後のダイナミックレンジをO<
D<2にすることができる。
本発明の目的は、スケーリングを必要とすることなく距
離計算式を1サンプルあたり1インストラクシヨンで直
接計算することができる演算回路を提供することにある
。
離計算式を1サンプルあたり1インストラクシヨンで直
接計算することができる演算回路を提供することにある
。
本発明の演算回路は、2つの入力の距離計算回路と、前
記距離計算回路の出力に接続された累算器と、前記累算
器の出力に接続され、任意のビット数分だけ右シフトす
るバレルシフタと、前記バレルシフタにシフトするビッ
ト数を供給するレジスタとを備え、前記累算器の演算ビ
ット数が前記距離計算回路出力よりも上位側に多く存在
し、オーバーフローすることなしに演算が可能なことを
特徴としている。
記距離計算回路の出力に接続された累算器と、前記累算
器の出力に接続され、任意のビット数分だけ右シフトす
るバレルシフタと、前記バレルシフタにシフトするビッ
ト数を供給するレジスタとを備え、前記累算器の演算ビ
ット数が前記距離計算回路出力よりも上位側に多く存在
し、オーバーフローすることなしに演算が可能なことを
特徴としている。
本発明によれば、入力サンプルと比較パターンがそれぞ
れ−1から1の間の値を取るものと仮定している。すな
わち、距離尺度として差の絶対値を用いた場合、出力は
Oから2の間になる。この距離計算回路をN個累算する
ことから、累算では0から2Nまでダイナミックレンジ
が拡大する。
れ−1から1の間の値を取るものと仮定している。すな
わち、距離尺度として差の絶対値を用いた場合、出力は
Oから2の間になる。この距離計算回路をN個累算する
ことから、累算では0から2Nまでダイナミックレンジ
が拡大する。
そこで、本発明に係る累算器には、距離計算回路出力の
MSBよりも上位側にオーバーフローを防ぐための複数
個のビットが存在する。このことによって、入力サンプ
ルおよび比較パターンのスケーリングを行う必要がなく
、距離計算において回路規模が小さくてすむ。この時例
えば(1)式が定義された距離は、やはり、0から2ま
での値になるように、先に述べた累算個数Nで除算する
必要がある。しかし、一般の信号処理において、累算個
数Nは2のべきであることが多く、除算を行わずに右シ
フト演算によって除算の代わりを行うことができる。
MSBよりも上位側にオーバーフローを防ぐための複数
個のビットが存在する。このことによって、入力サンプ
ルおよび比較パターンのスケーリングを行う必要がなく
、距離計算において回路規模が小さくてすむ。この時例
えば(1)式が定義された距離は、やはり、0から2ま
での値になるように、先に述べた累算個数Nで除算する
必要がある。しかし、一般の信号処理において、累算個
数Nは2のべきであることが多く、除算を行わずに右シ
フト演算によって除算の代わりを行うことができる。
本発明の実施例を図に従って説明する。
第1図は、本発明の一実施例を示すブロック図であり、
この演算回路は、距離計算回路3と、累算器4と、バレ
ルシフタ5と、バレルシフタ5ヘシフト量を供給するレ
ジスタ6とから構成される。
この演算回路は、距離計算回路3と、累算器4と、バレ
ルシフタ5と、バレルシフタ5ヘシフト量を供給するレ
ジスタ6とから構成される。
なお、1.2は距離計算回路の入力端子である。
距離計算回路3は差の絶対値演算を行い、入力はそれぞ
れ8ビツトの2の補数表現で、出力は8ビツトの自然2
進数となる。この距離計算回路3の詳細については、後
述する。距離計算回路3の出力が8ビツトなのに対して
、累算器4は16ビツトの精度がある。累算器4の詳細
についても、後述する。また、バレルシフタ5は16ビ
ツト入力の内、3ビツトのレジスタ6によって指定され
る任意の位置から連続する8ビツトを出力するものであ
る。このバレルシフタ5はAMD社のAm25S10を
複数使用することで実現できる。Am25S10の詳細
はAMD社発行のバイポーラ マイクロプロセッサ ロ
ジック アンド インタフェース1985 データブ
ックに記載されている。
れ8ビツトの2の補数表現で、出力は8ビツトの自然2
進数となる。この距離計算回路3の詳細については、後
述する。距離計算回路3の出力が8ビツトなのに対して
、累算器4は16ビツトの精度がある。累算器4の詳細
についても、後述する。また、バレルシフタ5は16ビ
ツト入力の内、3ビツトのレジスタ6によって指定され
る任意の位置から連続する8ビツトを出力するものであ
る。このバレルシフタ5はAMD社のAm25S10を
複数使用することで実現できる。Am25S10の詳細
はAMD社発行のバイポーラ マイクロプロセッサ ロ
ジック アンド インタフェース1985 データブ
ックに記載されている。
第1図に示した演算回路を用いて(1)式の計算をする
場合、初期状態として、累算器4の保持している値は“
0”で、レジスタ6には1 /128をシフトで行うた
めのシフトi“7″が設定されているものとする。入力
端子1から入力サンプルx(0)、x(1)・・・x(
127)を、入力端子2から比較パターンs (0)
、 s (1) ・・・5(127)をそれぞれ同
時に入力する。この時のそれぞれの値は8ビツトの2の
補数表現で−1から1までの値をとる。これらの入力か
ら距離計算時間分の遅れの後に、距離計算回路3からは
1x(0)−s (0)l、lx (1)−s (1)
l・・・l x (127) −s (127) l
の出力が順次得られる。
場合、初期状態として、累算器4の保持している値は“
0”で、レジスタ6には1 /128をシフトで行うた
めのシフトi“7″が設定されているものとする。入力
端子1から入力サンプルx(0)、x(1)・・・x(
127)を、入力端子2から比較パターンs (0)
、 s (1) ・・・5(127)をそれぞれ同
時に入力する。この時のそれぞれの値は8ビツトの2の
補数表現で−1から1までの値をとる。これらの入力か
ら距離計算時間分の遅れの後に、距離計算回路3からは
1x(0)−s (0)l、lx (1)−s (1)
l・・・l x (127) −s (127) l
の出力が順次得られる。
これらの出力はすべて0から2の間の値であり8ビツト
の自然2進数で表現できる。累算器4では距離計算回路
3からの128個の出力を累算する。
の自然2進数で表現できる。累算器4では距離計算回路
3からの128個の出力を累算する。
この時、先に述べたように累算器4は、距離計算回路3
の出力よりも128倍大きい値が保持できるようにビッ
ト数があるため、Oから256までの数値を扱うことが
できる。このことから、累算器4ではオーバーフローす
ることなしに、累算が行える。128個の累算後、バレ
ルシフタ5で1 /128を実行する。バレルシフタ5
には、レジスタ6から1 /128であることを示す制
御信号が入力されており、バレルシフタ5の出力の8ビ
ツトは累算器4の出力の上位8ビツトを選択することに
より、1 /128が実現できる。
の出力よりも128倍大きい値が保持できるようにビッ
ト数があるため、Oから256までの数値を扱うことが
できる。このことから、累算器4ではオーバーフローす
ることなしに、累算が行える。128個の累算後、バレ
ルシフタ5で1 /128を実行する。バレルシフタ5
には、レジスタ6から1 /128であることを示す制
御信号が入力されており、バレルシフタ5の出力の8ビ
ツトは累算器4の出力の上位8ビツトを選択することに
より、1 /128が実現できる。
第2図は第1図の距離計算回路3の詳細な図である。こ
の距離計算回路3は、2の補数表現8ビット入力、9ビ
ツト出力の2個の減算器7.8と、選択回路9とにより
構成される。入力端子1は、減算器7のA入力と減算器
8のB入力に接続されている。同様に、入力端子2は、
減算器7のB入力と減算器8のA入力に接続されている
。この接続によって、減算器7では、(入力端子1から
の入力)−(入力端子2からの入力)が計算され、減算
器8では、(入力端子2からの入力)−(入力端子1か
らの入力)が計算される。減算器7および8の出力は2
の補数表現で9ビツトの精度があり、減算においてオー
バーフローが生じない。
の距離計算回路3は、2の補数表現8ビット入力、9ビ
ツト出力の2個の減算器7.8と、選択回路9とにより
構成される。入力端子1は、減算器7のA入力と減算器
8のB入力に接続されている。同様に、入力端子2は、
減算器7のB入力と減算器8のA入力に接続されている
。この接続によって、減算器7では、(入力端子1から
の入力)−(入力端子2からの入力)が計算され、減算
器8では、(入力端子2からの入力)−(入力端子1か
らの入力)が計算される。減算器7および8の出力は2
の補数表現で9ビツトの精度があり、減算においてオー
バーフローが生じない。
そのため、減算器7の出力のMSBを見ることにより、
減算器7の出力が正であるか負であるかが分かる。そこ
で、このMSBビットにより選択を制御される選択回路
9によって、正側の減算出力が選択できる。
減算器7の出力が正であるか負であるかが分かる。そこ
で、このMSBビットにより選択を制御される選択回路
9によって、正側の減算出力が選択できる。
第3図は第1図の累算器4の詳細な説明図である。この
累算器4は、16ビツトの加算器10と16ビツトのレ
ジスタ11で構成される。加算器10は第1図の距離計
算回路3の出力8ビツトを上位8ビツトにゼロを拡張し
て、レジスタ11に保持されている値を加算する。そし
て、加算結果が加算器10の出力として得られ、レジス
タ11に保持される。
累算器4は、16ビツトの加算器10と16ビツトのレ
ジスタ11で構成される。加算器10は第1図の距離計
算回路3の出力8ビツトを上位8ビツトにゼロを拡張し
て、レジスタ11に保持されている値を加算する。そし
て、加算結果が加算器10の出力として得られ、レジス
タ11に保持される。
本発明により、固定少数点演算方式の演算回路によって
、(1)式で示されるような距離計算をオーバーフロー
することなく、実現できる。また、入力サンプルおよび
比較パターンのスケーリングが不要なために、距離計算
に必要な回路規模を小さくすることができる。
、(1)式で示されるような距離計算をオーバーフロー
することなく、実現できる。また、入力サンプルおよび
比較パターンのスケーリングが不要なために、距離計算
に必要な回路規模を小さくすることができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す図、
第2図は第1図の距離計算回路の構成を示す図、第3図
は第1図の累算器の構成を示す図である。 1.2・・・・・距離計算回路の入力端子3・・・・・
・・距離計算回路 4・・・・・・・累算器 5・・・・・・・バレルシフタ 6・・・・・・・レジスタ 第2図 第3図
は第1図の累算器の構成を示す図である。 1.2・・・・・距離計算回路の入力端子3・・・・・
・・距離計算回路 4・・・・・・・累算器 5・・・・・・・バレルシフタ 6・・・・・・・レジスタ 第2図 第3図
Claims (1)
- (1)2つの入力の距離計算回路と、前記距離計算回路
の出力に接続された累算器と、前記累算器の出力に接続
され、任意のビット数分だけ右シフトするバレルシフタ
と、前記バレルシフタにシフトするビット数を供給する
レジスタとを備え、前記累算器の演算ビット数が前記距
離計算回路出力よりも上位側に多く存在し、オーバーフ
ローすることなしに演算が可能な演算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24203586A JPS6398071A (ja) | 1986-10-14 | 1986-10-14 | 演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24203586A JPS6398071A (ja) | 1986-10-14 | 1986-10-14 | 演算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6398071A true JPS6398071A (ja) | 1988-04-28 |
Family
ID=17083301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24203586A Pending JPS6398071A (ja) | 1986-10-14 | 1986-10-14 | 演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6398071A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009082071A (ja) * | 2007-09-28 | 2009-04-23 | Daiwa Seiko Inc | 魚釣用リール |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6010334A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 積算方式 |
JPS6027024A (ja) * | 1983-07-22 | 1985-02-12 | Matsushita Electric Ind Co Ltd | 演算装置 |
JPS6165362A (ja) * | 1984-09-06 | 1986-04-03 | Ricoh Co Ltd | デジタル信号処理装置 |
-
1986
- 1986-10-14 JP JP24203586A patent/JPS6398071A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6010334A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 積算方式 |
JPS6027024A (ja) * | 1983-07-22 | 1985-02-12 | Matsushita Electric Ind Co Ltd | 演算装置 |
JPS6165362A (ja) * | 1984-09-06 | 1986-04-03 | Ricoh Co Ltd | デジタル信号処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009082071A (ja) * | 2007-09-28 | 2009-04-23 | Daiwa Seiko Inc | 魚釣用リール |
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