JPS6398071A

JPS6398071A - 演算回路

Info

Publication number: JPS6398071A
Application number: JP24203586A
Authority: JP
Inventors: Hidenobu Harasaki; 原崎　秀信
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-10-14
Filing date: 1986-10-14
Publication date: 1988-04-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は演算回路、特にディジタル信号処理プロセッサ
の演算回路に関するものである。

〔従来の技術〕

ディジタル信号処理においてベクトル量子化が注目を集
めている。このベクトル量子化で、多く用いられる演算
が２つの入力ベクトルの距離計算である。従来、積和演
算を高速に行うことができる汎用信号処理プロセッサが
ある。−例をあげれば、日本電気（株）のμＰＤ７７２
０であり、詳細な説明は昭和６１年１月発行のμＰ　Ｄ
７７２０ファミリシグナル・プロセッサ　ユーザーズ・
マニュアルに譲るが、演算ブロックについて言えば、１
６ビツト・の並列乗算器と、１６ビツトの算術論理演算
回路があり、乗算器出力を累算する、いわゆる積和演算
が１インストラクシヨンサイクル毎に実行できる。

〔発明が解決しようとする問題点〕

しかし、μＰ　Ｄ７７２０の算術論理演算回路は１つし
かなく、また、１つの距離尺度である差の絶対値演算に
多（のステップ数を必要とする。例えば（１）式に示し
た１２８次元ベクトルの距離を計算する場合、入力サンプル　ｘ（ｉ）：　　　１≦ｘ（ｉ）＜１比較
パターン　５（ｉ）：　　　Ｌ≦５（ｉ）＜１とすると
、累算後のダイナミックレンジは、Ｏ〈Ｄ＜２５６とな
る。そこで、−１から１まであるいはＯから２までの数
値しか表現できない演算回路で、オーバーフローを防ぐ
には入力サンプルおよび比較パターンにスケーリングを
施す必要がある。

このスケーリングをより詳細に説明すると、先に示した
（１）式を（２）式に書き換えることである。

入力サンプル　ｘ（ｉ）ニー　１　／１２８≦ｘ（ｉ）／１２８　＜　１／１２８
比較パターン　５（ｉ）ニー１／１２８≦ｓ　（ｉ）／１２Ｂ　＜　１／１２Ｂと
することによって、累算後のダイナミックレンジをＯ＜
Ｄ＜２にすることができる。

本発明の目的は、スケーリングを必要とすることなく距
離計算式を１サンプルあたり１インストラクシヨンで直
接計算することができる演算回路を提供することにある
。

〔問題点を解決するための手段〕

本発明の演算回路は、２つの入力の距離計算回路と、前
記距離計算回路の出力に接続された累算器と、前記累算
器の出力に接続され、任意のビット数分だけ右シフトす
るバレルシフタと、前記バレルシフタにシフトするビッ
ト数を供給するレジスタとを備え、前記累算器の演算ビ
ット数が前記距離計算回路出力よりも上位側に多く存在
し、オーバーフローすることなしに演算が可能なことを
特徴としている。

〔作用〕

本発明によれば、入力サンプルと比較パターンがそれぞ
れ−１から１の間の値を取るものと仮定している。すな
わち、距離尺度として差の絶対値を用いた場合、出力は
Ｏから２の間になる。この距離計算回路をＮ個累算する
ことから、累算では０から２Ｎまでダイナミックレンジ
が拡大する。

そこで、本発明に係る累算器には、距離計算回路出力の
ＭＳＢよりも上位側にオーバーフローを防ぐための複数
個のビットが存在する。このことによって、入力サンプ
ルおよび比較パターンのスケーリングを行う必要がなく
、距離計算において回路規模が小さくてすむ。この時例
えば（１）式が定義された距離は、やはり、０から２ま
での値になるように、先に述べた累算個数Ｎで除算する
必要がある。しかし、一般の信号処理において、累算個
数Ｎは２のべきであることが多く、除算を行わずに右シ
フト演算によって除算の代わりを行うことができる。

〔実施例〕

本発明の実施例を図に従って説明する。

第１図は、本発明の一実施例を示すブロック図であり、
この演算回路は、距離計算回路３と、累算器４と、バレ
ルシフタ５と、バレルシフタ５ヘシフト量を供給するレ
ジスタ６とから構成される。

なお、１．２は距離計算回路の入力端子である。

距離計算回路３は差の絶対値演算を行い、入力はそれぞ
れ８ビツトの２の補数表現で、出力は８ビツトの自然２
進数となる。この距離計算回路３の詳細については、後
述する。距離計算回路３の出力が８ビツトなのに対して
、累算器４は１６ビツトの精度がある。累算器４の詳細
についても、後述する。また、バレルシフタ５は１６ビ
ツト入力の内、３ビツトのレジスタ６によって指定され
る任意の位置から連続する８ビツトを出力するものであ
る。このバレルシフタ５はＡＭＤ社のＡｍ２５Ｓ１０を
複数使用することで実現できる。Ａｍ２５Ｓ１０の詳細
はＡＭＤ社発行のバイポーラ　マイクロプロセッサ　ロ
ジック　アンド　インタフェース１９８５　　データブ
ックに記載されている。

第１図に示した演算回路を用いて（１）式の計算をする
場合、初期状態として、累算器４の保持している値は“
０”で、レジスタ６には１　／１２８をシフトで行うた
めのシフトｉ“７″が設定されているものとする。入力
端子１から入力サンプルｘ（０）、ｘ（１）・・・ｘ（
１２７）を、入力端子２から比較パターンｓ　（０）　
、　　ｓ　（１）　　・・・５（１２７）をそれぞれ同
時に入力する。この時のそれぞれの値は８ビツトの２の
補数表現で−１から１までの値をとる。これらの入力か
ら距離計算時間分の遅れの後に、距離計算回路３からは
１ｘ（０）−ｓ　（０）ｌ、ｌｘ　（１）−ｓ　（１）
ｌ・・・ｌ　ｘ　（１２７）　−ｓ　（１２７）　　ｌ
の出力が順次得られる。

これらの出力はすべて０から２の間の値であり８ビツト
の自然２進数で表現できる。累算器４では距離計算回路
３からの１２８個の出力を累算する。

この時、先に述べたように累算器４は、距離計算回路３
の出力よりも１２８倍大きい値が保持できるようにビッ
ト数があるため、Ｏから２５６までの数値を扱うことが
できる。このことから、累算器４ではオーバーフローす
ることなしに、累算が行える。１２８個の累算後、バレ
ルシフタ５で１　／１２８を実行する。バレルシフタ５
には、レジスタ６から１　／１２８であることを示す制
御信号が入力されており、バレルシフタ５の出力の８ビ
ツトは累算器４の出力の上位８ビツトを選択することに
より、１　／１２８が実現できる。

第２図は第１図の距離計算回路３の詳細な図である。こ
の距離計算回路３は、２の補数表現８ビット入力、９ビ
ツト出力の２個の減算器７．８と、選択回路９とにより
構成される。入力端子１は、減算器７のＡ入力と減算器
８のＢ入力に接続されている。同様に、入力端子２は、
減算器７のＢ入力と減算器８のＡ入力に接続されている
。この接続によって、減算器７では、（入力端子１から
の入力）−（入力端子２からの入力）が計算され、減算
器８では、（入力端子２からの入力）−（入力端子１か
らの入力）が計算される。減算器７および８の出力は２
の補数表現で９ビツトの精度があり、減算においてオー
バーフローが生じない。

そのため、減算器７の出力のＭＳＢを見ることにより、
減算器７の出力が正であるか負であるかが分かる。そこ
で、このＭＳＢビットにより選択を制御される選択回路
９によって、正側の減算出力が選択できる。

第３図は第１図の累算器４の詳細な説明図である。この
累算器４は、１６ビツトの加算器１０と１６ビツトのレ
ジスタ１１で構成される。加算器１０は第１図の距離計
算回路３の出力８ビツトを上位８ビツトにゼロを拡張し
て、レジスタ１１に保持されている値を加算する。そし
て、加算結果が加算器１０の出力として得られ、レジス
タ１１に保持される。

〔発明の効果〕

本発明により、固定少数点演算方式の演算回路によって
、（１）式で示されるような距離計算をオーバーフロー
することなく、実現できる。また、入力サンプルおよび
比較パターンのスケーリングが不要なために、距離計算
に必要な回路規模を小さくすることができる。

【図面の簡単な説明】第１図は本発明の一実施例を示す図、第２図は第１図の距離計算回路の構成を示す図、第３図
は第１図の累算器の構成を示す図である。１．２・・・・・距離計算回路の入力端子３・・・・・
・・距離計算回路４・・・・・・・累算器５・・・・・・・バレルシフタ６・・・・・・・レジスタ第２図第３図

Claims

【特許請求の範囲】

（１）２つの入力の距離計算回路と、前記距離計算回路
の出力に接続された累算器と、前記累算器の出力に接続
され、任意のビット数分だけ右シフトするバレルシフタ
と、前記バレルシフタにシフトするビット数を供給する
レジスタとを備え、前記累算器の演算ビット数が前記距
離計算回路出力よりも上位側に多く存在し、オーバーフ
ローすることなしに演算が可能な演算回路。